本版专家: gaochy1126
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[Verilog HDL] VHDL程序
2013-11-28 15:04 4 1547
[Allegro] Allegro--导出Gerber文件和钻孔数据文件  ...23
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[protel] protell xp 2004问题求助 attach_img
2013-11-27 20:59 6 1833
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[Allegro] allegro 16.5使用技巧(连载)之--快捷键、Strokes
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[Verilog HDL] 基于FPGA的用verilog hdl编写16位CPU程序
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[protel] 开关电源PCB设计中的布线方法原则及注意事项
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[CPLD] 小白中的小白,最近打算学习cpld ,不知道从何下手
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[Allegro] 负片铺铜出现VS错误
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[Quartus] Quartus II指定文件不被编译?
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[protel] 怎么删除隐藏的网络 attach_img
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[Allegro] Cadence中Find菜单下拉列表各自含义? attach_img
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[PADS] 关于封装保存的问题 attach_img
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[FPGA] chipscope里一个ICON核下建了2个ila如何同时触发
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[Verilog HDL] VHDL中的条件信号带入语句,想了很久不是很明白
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[Allegro] Allegro 约束管理器使用疑惑,求指教 attach_img
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跪求D类功放的原理,结构,设计方面的教材!!!
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[Allegro] Allegro能支持一个brd文件内俩个PCB文件吗?
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[protel] 请教:AD08的层切换键“*”如何修改为“R”键?
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[protel] altium designer中,同一网络,连接这边的线,那边的线又自动断了?
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[Allegro] 折腾了一晚上CADENCE,搞不懂,求答疑!
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[protel] 生成网络表时出现的问题
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[protel] Altium Designer 10 如何同时操作选定的导线
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[FPGA] 《约束指南》:UCF、PCF、HDL 约束语法 attachment
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