EDA 技术

今日: 0|主题: 7730|帖子: 43131

新窗全部主题最新精华有附件最多回复最多查看零回复更多 \| 显示置顶


[Verilog HDL] 语法与注释 ID IDT Width gaochy1126 2025-4-30 23:17 0 5322
[Verilog HDL] 计数器与寄存器设计设计计数器 gaochy1126 2025-4-30 23:16 0 6188
[Verilog HDL] verilog 语法基础汇总 verilog 运算符 AMP gaochy1126 2025-4-30 23:13 0 6323
[FPGA] 真的懂Verilog吗 verilo verilog 仿真 gaochy1126 2025-4-30 23:13 0 6221
[Verilog HDL] CFA科普系列01｜EDA工具装不上？可能不是你技术差，而是少了这两个命令 EDA 芯片 CFAteam 2025-4-27 10:26 0 5436
[cadence] 用一套Linux系统，撑起整个芯片设计平台？CFA团队教你如何搭好EDA智算平台的技术底座芯片 EDA 芯片设计 CFAteam 2025-4-25 18:39 0 6998
[FPGA] 复杂组合逻辑电路电路组合逻辑电路逻辑电路 gaochy1126 2024-12-31 08:37 0 9069
[Verilog HDL] 简单组合逻辑电路电路组合逻辑电路逻辑电路 gaochy1126 2024-12-31 08:36 0 11826
[Verilog HDL] 基础逻辑门逻辑门 IO se gaochy1126 2024-12-31 08:35 0 10535
[FPGA] 代码风格规范代码 UL se gaochy1126 2024-12-31 08:34 0 9065
[FPGA] Testbench 的编写与应用 ST TE TEST gaochy1126 2024-12-31 08:34 0 9168
[Verilog HDL] Verilog 语法入门 verilo verilog or gaochy1126 2024-12-31 08:33 0 10672
[Verilog HDL] 哪个软件写verilog体验最好？ verilo verilog 软件 gaochy1126 2024-11-30 21:37 0 12913
[Verilog HDL] VHDL、Verilog和SystemVerilog的比较 HDL ST System gaochy1126 2024-11-30 21:36 0 11578
[Verilog HDL] Verilog &与&&的区别 verilo verilog AMP gaochy1126 2024-11-30 21:33 0 10961
[Verilog HDL] Verilog中“=”和“<=”的区别 verilo verilog gaochy1126 2024-11-30 21:33 0 10734
[Verilog HDL] 如何写好状态机_fpga_verilog FPGA PGA verilo gaochy1126 2024-11-30 21:32 0 10919
[Verilog HDL] 状态机实例电路 gaochy1126 2024-11-30 21:32 0 10500
[Verilog HDL] 赋值运算符‘＜=‘和‘=‘ 运算符 verilo verilog gaochy1126 2024-11-30 21:31 0 10397
[Verilog HDL] 非阻塞赋值阻塞阻塞赋值 verilo gaochy1126 2024-11-30 21:30 0 10184
[protel] 塔革特官方教学直播第二期：原理图的绘制 EDA软件 pcb设计电子工程师 Target3001 2024-11-21 14:55 0 10477
[protel] 塔革特官方教学第一期：元器件及其库相关操作 EDA软件 PCB技术电子工程师 Target3001 2024-11-8 11:29 0 11091
[FPGA] 寻找项目合作伙伴或者合伙人芯片 ip SOC gdzz 2024-11-6 16:45 1 11269
[protel] 如何使用TARGET3001!创建异形焊盘的封装 EDA软件 PCB技术电子工程师 Target3001 2024-10-17 10:48 0 11294
[Verilog HDL] 跨时钟域传输 ig 触发触发器 gaochy1126 2024-9-28 16:20 0 11809
[Verilog HDL] Verilog中的时间尺度与延迟 TI ig 11 gaochy1126 2024-9-28 16:20 0 11787
[Verilog HDL] verilog延时函数输出延时函数函数 gaochy1126 2024-9-28 16:19 0 11599
[Verilog HDL] Verilog实现小数分频时钟 ic gaochy1126 2024-9-28 16:18 0 11753
[Verilog HDL] verilog的6种延迟操作 verilog verilo 加密 gaochy1126 2024-9-28 16:18 0 12393
[Verilog HDL] 随机信号发生器Verilog 信号发生器信号 gaochy1126 2024-9-28 16:16 0 12097
[Verilog HDL] Verilog HDL仿真激励仿真 verilog verilo gaochy1126 2024-9-28 16:16 0 11727
[Verilog HDL] verilog产生时钟信号时钟信号时钟信号 gaochy1126 2024-9-28 16:14 0 11582
[FPGA] verilog 反相器的设计与仿真设计仿真 verilog gaochy1126 2024-9-28 16:07 0 11499
[multisim] verilog 语法基础汇总函数 AMP 运算符 gaochy1126 2024-9-28 16:06 0 12026
[Verilog HDL] 8种编译指令 SC TE UL gaochy1126 2024-9-28 16:05 0 11172
[Verilog HDL] Verilog中的时间尺度与延迟 TI ig 11 gaochy1126 2024-9-28 16:04 0 11166
[Verilog HDL] 监测变量 UL Dul 十进制 gaochy1126 2024-9-28 16:03 0 11164
[Verilog HDL] $write 用于输出、打印信息 UL Modu 输出 gaochy1126 2024-9-28 16:03 0 11206
[Verilog HDL] Verilog语言中的系统任务和系统函数函数 verilog verilo gaochy1126 2024-9-28 16:02 0 10491
[Verilog HDL] 编译预处理 meter parameter gaochy1126 2024-9-28 16:02 0 10543

123 4 5 6 7 8 9 10 ... 194 / 194 页下一页

今日: 0|主题: 7730|帖子: 43131

快速发帖