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[modelsim] 带以太网软核的bootloader问题 attachment
2013-1-14 18:23 15 1661
[modelsim] 请教在ISE中调用XPS工程的问题
2013-1-14 18:18 5 2860
[modelsim] 请问 virtex-6 的 gigabit IO 可以作为普通IO使用吗?
2012-12-18 22:50 2 1256
[modelsim] Zedboard使用评测+HDMI显示与SD读取
2012-11-19 23:32 0 1542
[modelsim] 基于多相滤波的数字接收机的FPGA实现
2012-10-19 23:24 1 1253
[modelsim] 请问差分时钟输入时序约束怎么做的?
2012-10-19 13:06 2 2580
[modelsim] 基于FPGA的IP核水印保护方法
2012-10-7 16:10 1 1020
[modelsim] 基于FPGA的卷积编译码器的设计与实现
2012-9-22 00:18 0 1021
[modelsim] 基于FPGA的高动态范围图像信号处理
2012-9-19 11:38 6 1440
[modelsim] 基于FPGA的全新数字化PCM中频解调器设计
2012-9-15 12:26 2 1236
[modelsim] 请问ZED board的arm和fpga如何通信?
2012-9-15 11:43 7 1838
[modelsim] 关于ML605开发板上CF卡的使用问题 attachment
2012-9-14 15:10 14 2360
[modelsim] FPGA控制RAID 设备
2012-9-4 21:22 4 1807
[modelsim] Virtex-6FPGA嵌入式平台 attachment
2012-8-29 20:54 1 924
[modelsim] Kintex -7还能用XC128FX配置么?
2012-8-26 17:56 2 1191
[modelsim] MIG3.8 ISE13.2 的时钟问题
2012-8-20 22:09 12 3889
[modelsim] virtex6的gtx模块怎么实现srio接口
2012-8-20 22:09 1 2338
[modelsim] Xilinx AccelDSP与System Generator的简单应用
2012-8-4 17:11 8 1573
[modelsim] 基于SD卡的FPGA配置
2012-7-24 12:46 3 1076
[modelsim] 赛灵思Spartan-6 LX9 MicroBoard 详细电路图资料 attachment
2012-6-28 17:22 7 1890
[modelsim] 求助:关于Input/Output Delay Element (IODELAYE1)的使用 attach_img
2012-5-14 13:21 4 5275
[modelsim] FWFT相比FIFO有什么优势吗  ...2
2012-2-2 22:01 20 5064
[modelsim] 赛灵思高性能40nm Virtex-6 FPGA系列即将转入
2012-1-10 08:54 3 1072
[modelsim] Virtex-6 FPGA
2011-12-23 22:53 0 1282
[modelsim] 用FIFO的时候,用原语与用IP什么区别啊
2011-12-1 19:03 7 1614
[modelsim] Bulit— in fifo 与blockram 区别
2011-12-1 12:54 3 2078
[modelsim] 用 Virtex-6 FPGA GTX 收发器实现三倍速率 SDI
2011-9-29 19:20 2 2406
[modelsim] 用FPGA实现ATA控制器,感觉困难,请教大家
2011-9-21 20:41 8 2307
[modelsim] 新开发的Spartan-6和Virtex-6套件
2011-8-31 13:47 0 1140
[modelsim] Xilinx V6/S6新特性(部分)
2011-7-22 22:23 14 4281
[modelsim] Xilinx v6系列dds IP核问题 attach_img
2011-7-15 21:35 8 4136
[modelsim] Virtex-6Q FPGA 系列
2011-7-7 14:53 2 1500
[modelsim] 如何知道PLL的锁定范围?
2011-7-7 14:16 19 3204
[modelsim] 求助,V6跑DDR2功耗问题
2011-7-7 02:53 17 2641
[modelsim] 强啊,赛灵思Virtex-6助力LSI实现超强媒体加速器
2011-6-25 23:48 10 1873
[modelsim] route delay很大的design,ISE如何约束更容易meet timing  ...2
2011-6-21 10:16 24 5522
[modelsim] V6上的DSP最高频率和乘法的位宽有关吗
2011-4-26 21:47 17 1819
[modelsim] 一个V6 DSP48E1可以实现(a+b)*c-d吗?
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[modelsim] PCIe2.0的应用 attachment
2011-3-10 16:03 2 1149
[modelsim] FPGA处理器IP需求日益强烈(转)
2011-2-25 11:08 8 1680
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