FPGA论坛、CPLD论坛是中国电子网技术论坛热门版块之一,丰富的技术资源下载,软件下载,源码下载,FPGA及CPLD等可编程逻辑技术设计经验交流,分享,视频课程,在线学习。

海量FPGA源码、软件下载:dl.21ic.com
在线视频培训:open.21ic.com
承接外包项目:project.21ic.com
收藏本版 |订阅

今日: 1|主题: 14411|帖子: 104957

 
[verilog] 寻找对RISCV众核并行计算感兴趣的伙伴
2026-3-28 13:46 0 37
[verilog] 两套夏宇闻 verilog HLD 视频课程  ...23
2026-3-11 13:28 46 55926
[verilog] NVMe高速传输之摆脱XDMA设计38:NVMe 指令提交与完成机制验证与分析2 attach_img
2025-11-28 08:28 0 693
[verilog] NVMe高速传输之摆脱XDMA设计37:NVMe 指令提交与完成机制验证与分析 attach_img
2025-11-27 08:28 0 733
[verilog] 黑金 Verilog HDL那些事儿——建模篇、时序篇、整合篇 资料包 attachment  ...23
2025-11-22 13:28 54 68896
[verilog] NVMe高速传输之摆脱XDMA设计20: PCIe的TLP读处理 attach_img
2025-9-11 08:02 0 8052
[verilog] NVMe高速传输之摆脱XDMA设计18: PCIe请求模块设计(下) attach_img
2025-9-8 10:40 0 8086
[verilog] NVMe高速传输之摆脱XDMA设计16: 队列管理模块设计(下) attach_img
2025-9-3 14:14 0 8021
[verilog] NVMe高速传输之摆脱XDMA设计14: NVMe 控制模块设计 attach_img
2025-8-29 11:28 0 8313
[verilog] NVMe高速传输之摆脱XDMA设计12: PCIe初始化 attach_img
2025-8-25 15:19 0 8465
[verilog] RDMA over RoCE V2设计2:系统框架设计考虑 attach_img
2025-8-15 11:36 0 8918
[verilog] NVMe高速传输之摆脱XDMA设计6:系统控制模块设计 attach_img
2025-6-29 18:01 0 9716
[verilog] 自动售货机 Verilog 语言 状态机 FPGA 源代码 论文完整程序及... attach_img
2024-9-26 11:23 1 12594
[verilog] 抄篇作文-顶层模块&子模块 attach_img
2024-9-14 08:26 0 12930
[verilog] verilog实现 floor, round 四舍五入 和 saturation 操作
2024-5-19 14:39 3 15928
[verilog] verilog仿真文件数组初始化出错 attach_img
2023-10-28 09:49 2 4569
[verilog] 统计数据中1的个数的问题 attach_img
2023-10-28 09:49 6 6099
[verilog] 初学者verilog代码编写上的请教 新人帖 attach_img
2023-10-25 14:31 0 3805
[verilog] 请教高手 wire类型变量条件下如何赋值
2022-11-18 12:29 0 1932
[verilog] 3—8译码器仿真错误 新人帖
2022-7-20 00:36 0 1435
[verilog] 求助:Verilog设计一个2位4输入最大数值检测电路 新人帖
2022-6-20 07:45 1 2730
[verilog] 一个位宽为32的reg寄存器怎么能在一个时钟确定其中1比特所在的位置,并全部输出 新人帖
2022-6-5 09:39 1 2551
[verilog] 有没有大佬帮忙看看我这个有没有问题呀,发送0A01 chipscope 总是抓到c0 新人帖
2021-11-30 20:04 0 1830
[verilog] ISE 13.4 遇到 Process "Place & Route" failed 新人帖
2021-11-2 17:36 1 5143
[verilog] 一种浅显的脉宽控制的方案 新人帖
2021-9-30 10:52 0 6504
[verilog] verilog高手看看我的reg变量判断为啥第二种写法编译报错呢? attach_img
2021-5-10 15:20 18 2096
[verilog] 基于Xilinx FPGA的数字频域干扰抵消器
2021-4-19 15:39 10 3429
[verilog] FPGA入门小白 新人帖
2021-4-4 17:20 4 1023
[verilog] 编写了两个文件,配置了输出口
2021-3-8 19:36 3 857
[verilog] verilog中可综合与不可综合语句(转载,侵删)
2021-1-12 10:52 0 1011
下一页 »

快速发帖

还可输入 80 个字符
您需要登录后才可以发帖 登录 | 注册

本版积分规则

在线客服 返回版块 返回顶部