新手园地

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请问老师，如何理解环状链表张さん 2018-9-10 16:16 0 143
请问fork join做超时检测要怎么写 FOR 触发进程向日葵的武士 2018-9-10 16:14 0 211
为什么关联数组不能用for遍历，只能用foreach FOR AC 求关注啊 2018-9-10 16:12 0 105
不同initial块相互是同步的吗 initial TI ni 第8号打板工 2018-9-10 16:10 0 394
请问要实现手动输入一个数给变量赋值需要什么样的语句 Display ISP ISPlay 小小的人呀 2018-9-10 16:08 0 226
能否请老师整体介绍下SV 仿真环境搭建的注意事项和仿真工具中参数如何设置仿真环境搭建仿真环境无幻 2018-9-10 16:06 0 289
请问warning中fram lib_cell的pg_type属性如何查看 warning FRAM ce 香菇选手 2018-9-10 16:04 0 362
为什么在route的时候设worst scenario？ ST ce route 张さん 2018-9-10 16:02 0 246
在本实验使用的工艺上，min area是soft的约束吗？ area foundry INA スモモ 2018-9-10 16:00 0 436
skew的约束跨gen clock吗？ Gen ge ck roucun 2018-9-10 15:58 0 187
为何从dff出来接到clk sel的不能设case value？ se ev 一片混沌 2018-9-10 15:56 0 200
没有正确识别clock gating cell的问题 TI Gating ck 石头张 2018-9-10 15:54 0 264
place前为何要设哪些层需要extract？ ce AC ACER 社畜一枚 2018-9-10 15:52 0 421
place时的clock uncertainty和期望skew有关吗？ ck ce AI 大碴子味 2018-9-10 15:50 0 157
max fan out的值是看经验吗？ AN des Design 丑帅丑帅的 2018-9-10 15:48 0 214
pin density 对看congestion有帮助吗？ ICC density TI ST 菊江先生 2018-9-10 15:46 0 287
power switch的high fanout Power switch AN 白鹭hu 2018-9-10 15:44 0 280
把ao buffer dont_use的原因? buffer se 菊江先生 2018-9-10 15:42 0 194
为何IO上的timing优化不如内部重要？ Timing TI IO 向日葵的武士 2018-9-10 15:40 0 161
"is_clock_used_as_clock" attribute含义 se ck TE スモモ 2018-9-10 15:38 0 575
terminal位置 terminal pad AD 向日葵的武士 2018-9-10 15:36 0 293
upf文件里面有VDD_ADC, VSS_ADC,但是做完power network之后为什么没有这两个port和net？ ADC Network Power 白闻不如怡见 2018-9-10 15:34 0 427
为什么connect_power_supply之后pg仍然没有连上，还需要derive_pg_connection才行？ connection Power supply 喷水壶 2018-9-10 15:32 0 554
hard blockage铺pg rail的原因 ge ck AI 丑帅丑帅的 2018-9-10 15:30 0 130
create_power_strap时为什么会自动插入金属shape? Power 白闻不如怡见 2018-9-10 15:28 0 451
如何手动微调创建pg net补丁 NET TE 白板就是这个 2018-9-10 15:26 0 440
奇偶行tapcell错开的原因 pc ce 电源道子 2018-9-10 15:24 0 290
关于多电压域设计的powerplan LAN Power 电压你画我瞎 2018-9-10 15:22 0 241
power strap步进长度的设置 pow Power ST 第十代火影 2018-9-10 15:20 0 291
hard macro和keep out margin的选择？ mac MACRO AC 小小的人呀 2018-9-10 15:18 0 407
track距离上下boundary Track Boundary PITCH 丑帅丑帅的 2018-9-10 15:16 0 405
工具打断timing loop的时候QQ QQ，选择的点需要去检查吗？ Timing TI 稻花香1号 2018-9-10 15:14 0 231
问布局初始化时，site_row、cell_site和track之间距离是在哪里定义的？ Track TE ck 追光少年 2018-9-10 15:12 0 374
恢复到初始状态的sdc后，我们怎么在当前设计中察看到这些变化？ dc sd database 张さん 2018-9-10 15:10 0 365
什么reset_ccopt_config后选不了INV CTS CONFIG Reset TI 菊江先生 2018-9-10 15:08 0 311
为什么dbSet selected.isDontTouch false后INV和gate还是dontTouch的状态？ Touch TE se 河童 2018-9-10 15:06 0 198
为什么重置sdc时，只重置clock port呢？ sd dc ck 棋王高手 2018-9-10 15:04 0 400
无法清除clock tree上的单元,无法合并clock gate CTS TE ck CONFIG 你说说说说 2018-9-10 15:02 0 259
重置设计能不能先清除INV、buffer和merge CG，然后重置CTS的设定？ buffer ge ECG 冷冻链 2018-9-10 15:00 0 462
Min、Max ID是负数是什么意思？sink没有落入skew约束中，对做clock tree的质量有没有影响？ ck 3月的尾巴 2018-9-10 14:58 0 149