新手园地

本版专家: NE5532, 木野臻, jjjyufan, dirtwillfly, gujiamao12345, yueguang3048

今日: 0|主题: 33190|帖子: 129282

1 ... 257 258 259 260261262 263 264 ... 830 / 830 页下一页

新窗全部主题最新精华有附件最多回复最多查看零回复更多 \| 显示置顶赏金帖


请问老师什么叫babo啊？第十代火影 2018-9-10 19:34 0 134
请问M7内核55nm工艺最高可以跑多高频率？内核 5nm 第十代火影 2018-9-10 19:32 0 362
为什么精简指令集功耗比复杂指令集低？精简指令集 RISC cis 石头张 2018-9-10 19:30 0 601
AHB BUS matrix的应用和讲解无法结合在一起 matrix hb App 怎么叫都可以 2018-9-10 19:28 0 393
VCS编译问题不通过如何解决编译 ev BUG 哈金 2018-9-10 19:26 0 292
make sim_vcs出现问题 SIM esim 菊江先生 2018-9-10 19:24 0 620
APB4 中peripherals的security属性是怎么产生的？ peripheral security slave 电员师 2018-9-10 19:22 0 554
为什么clock gate在综合的时候要调用库单元？ TE ck code 小蘭 2018-9-10 19:20 0 278
为什么做dft的时候，要把 clock gate bypass掉？ TE ck bypass 大碴子味 2018-9-10 19:18 0 361
如何将APB3的slave改为APB4的slave？ slave Bridge Master 一亚麻怡 2018-9-10 19:16 0 426
pready的这句描述怎么理解？ AD AN CAN 电员师 2018-9-10 19:14 0 259
计算外设APB的时钟频率? 时钟频率 ps mb 那个叫黑的人 2018-9-10 19:12 0 250
在axi协议里面提到的写通道信息可以被认为是buffered如何理解？ buffer AC AN 石头张 2018-9-10 19:10 0 317
为什么在cmsdk_apb4_eg_slave中实例化cmsdk_clock_gate模块提示我对该模块没有定义？ ck sdk TE 小小的人呀 2018-9-10 19:08 0 285
WRAP传输时的起始地址2 CACHE AC 第十代火影 2018-9-10 19:06 0 260
WRAP传输时的起始地址1 WRAP wor words 社畜一枚 2018-9-10 19:04 0 159
HRDATA受不受ready的影响？ AD 求关注啊 2018-9-10 19:02 0 161
ahb incr不能跨越1kB地址边界 hb slave 电子学长 2018-9-10 19:00 0 592
exclusive 访问数据空间 pen AI 求关注啊 2018-9-10 18:58 0 202
没有数据传输要求得Busy 状态与IDLE状态有什么区别？数据传输 IDL 河童 2018-9-10 18:56 0 235
输入数据寄存的工作时钟时钟 pc hb kaloulin 2018-9-10 18:54 0 210
四个相同的AHB2SRAM的slave可否用一个multiplexor挂在AHB-lite bus matrix上？ multiplex hb Spikess 2018-9-10 18:52 0 346
AXI3一个transaction中多个transfer有AWID相同，WID不同的使用场景么？ action TRANSFER ransac 肉坨坨 2018-9-10 18:50 0 614
W channel 需要加入buffer吗？ buffer channel action 博斯 2018-9-10 18:48 0 468
总结理解一下：interleave需要master和slave都需要BUF，reorder只有master需要BUF？ slave interleave Master 菊江先生 2018-9-10 18:46 0 536
总线从power domain A到power domain B都需要注意什么？ domain Power 总线爱德华复制手 2018-9-10 18:44 0 453
AXI中为什么不去掉RID buffer Master TE 怎么叫都可以 2018-9-10 18:42 0 368
请再具体描述一下axi的拓扑拓扑 Master MESH 冷冻链 2018-9-10 18:40 0 297
增加寄存器避免亚稳态，但这能保证输出逻辑是正确的么？冷冻链 2018-9-10 18:38 0 231
亚稳态二级处理的原理 ck 张さん 2018-9-10 18:36 0 162
如果C1前面又接了个寄存器C0，那c1是Launch时钟还是Capture时钟啊，这个时钟域还是C2吗 CAPTURE Launch 过期账户 2018-9-10 18:34 0 222
同步时钟为啥一定要同源同步时钟相位异步大碴子味 2018-9-10 18:32 0 555
需要整个flow的要点 dc kaloulin 2018-9-10 18:30 0 148
亚稳态发生串扰导致系统崩溃，有这样的案例吗串扰电路道子 2018-9-10 18:28 0 291
WDATA_BUFFER0的深度 buffer COM command 丑帅丑帅的 2018-9-10 18:26 0 249
MDL延迟补偿的算法延迟算法补偿王将 2018-9-10 18:24 0 246
一个refresh刷新一行？还是全刷？如果是只刷新一行的话，是不是会有下面的问题 POS ST os 奔跑的猫ちゃん 2018-9-10 18:22 0 284
ddr3读的时候为什么dq和dqs是沿对齐的？ DDR DDR3 稻花香1号 2018-9-10 18:20 0 344
提到的DDR速度单位是频率还是速率 DDR GB 第三章 2018-9-10 18:18 0 241
RFU是什么缩写？什么意思？ RF 道子 2018-9-10 18:16 0 1227