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lab9 run 完并没有 C1 violation ，好像 lab 和说明里的不相符合啊 Lab vi TI 哈金 2018-9-10 17:08 0 199
对于 stuck_at 和 transition pattern , ck pattern transition roucun 2018-9-10 17:06 0 428
ICL 的定义，只定义 instrumnet 不定义 SIB， tap 等是否可以？ ICL NET ST 喷水壶 2018-9-10 17:04 0 216
编译阶段，VCS不需要给相应stdcell、mem的库吗编译 ST dc 哈金 2018-9-10 17:02 0 232
Cross-Module reference resolution error module Reference resolution 追光少年 2018-9-10 17:00 0 713
请问PR后的网表做stuckat仿真时出现mismatch该如何debug BUG ISM Match roucun 2018-9-10 16:58 0 624
scan 时 memory 或者 macro 的output 怎么处理？ CAN MACRO memory 车水马龙 2018-9-10 16:56 0 458
boundary scan用到和没用到的PAD在处理pull up/down时有区别吗？分别应该如何处理？ CAN pad Boundary 社畜一枚 2018-9-10 16:54 0 267
可选指令集的功能是否可以由必选指令集实现？指令指令集 TEST 白板就是这个 2018-9-10 16:52 0 273
对于inout类型的io，bsd cell应该是什么样的？ inout sd IO 追光少年 2018-9-10 16:50 0 431
DFT 产生的RTL test logic 的综合问题 TEST RTL 冰糖炖雪梨 2018-9-10 16:48 0 380
capture-DR这个状态，capture什么数据 CAPTURE 白鹭hu 2018-9-10 16:46 0 223
block wrapper 起什么作用？ App ck Chip 香菇选手 2018-9-10 16:44 0 305
DFT : 后端做完 scan reorder 后，是不是一定要重新产生pattern 才能仿真pass ？ CAN Order pattern 一片混沌 2018-9-10 16:42 0 528
同一时钟域的上升沿和下降沿触发器可以串在同一条链上：下降沿寄存器在前，上升沿在后时钟触发没名字的人 2018-9-10 16:40 0 409
哪些寄存器是不需要上chain呢？为什么不需要上chain？ AI des 第8号打板工 2018-9-10 16:38 0 314
DFT: OCC 插入 ck code 社畜一枚 2018-9-10 16:36 0 621
hierarchical atpg scan CAN ATPG hierarchical 棋王高手 2018-9-10 16:34 0 382
跨时钟域scan chain 在 occ 滤出的两个function clock pulse下会不会有亚稳态问题？ CAN function Pulse 电子学长 2018-9-10 16:32 0 350
异步时钟之间需要check,通过约束可以彻底消除亚稳态吗？异步异步时钟时钟白板就是这个 2018-9-10 16:30 0 303
为什么一般先修setup后修hold setup se ST 白板就是这个 2018-9-10 16:28 0 327
virtual clock 作用 Virtual ck se 丑帅丑帅的 2018-9-10 16:26 0 444
lab里面提到的clock port在design中不存在 Design ck Lab 白板就是这个 2018-9-10 16:24 0 257
source ./flow/design.sdc Design source sd 那个叫黑的人 2018-9-10 16:22 0 311
STA不是应该做完Route 以后分析才有意义吗。 wire delay 再route 的时候不是实际电路的延迟吗 route Wire 电路肉坨坨 2018-9-10 16:20 0 436
nom_process代表什么 PROCESS ce 第三章 2018-9-10 16:18 0 231
请问老师，如何理解环状链表张さん 2018-9-10 16:16 0 172
请问fork join做超时检测要怎么写 FOR 触发进程向日葵的武士 2018-9-10 16:14 0 262
为什么关联数组不能用for遍历，只能用foreach FOR AC 求关注啊 2018-9-10 16:12 0 153
不同initial块相互是同步的吗 initial TI ni 第8号打板工 2018-9-10 16:10 0 473
请问要实现手动输入一个数给变量赋值需要什么样的语句 Display ISP ISPlay 小小的人呀 2018-9-10 16:08 0 272
能否请老师整体介绍下SV 仿真环境搭建的注意事项和仿真工具中参数如何设置仿真环境搭建仿真环境无幻 2018-9-10 16:06 0 341
请问warning中fram lib_cell的pg_type属性如何查看 warning FRAM ce 香菇选手 2018-9-10 16:04 0 432
为什么在route的时候设worst scenario？ ST ce route 张さん 2018-9-10 16:02 0 288
在本实验使用的工艺上，min area是soft的约束吗？ area foundry INA スモモ 2018-9-10 16:00 0 510
skew的约束跨gen clock吗？ Gen ge ck roucun 2018-9-10 15:58 0 243
为何从dff出来接到clk sel的不能设case value？ se ev 一片混沌 2018-9-10 15:56 0 234
没有正确识别clock gating cell的问题 TI Gating ck 石头张 2018-9-10 15:54 0 301
place前为何要设哪些层需要extract？ ce AC ACER 社畜一枚 2018-9-10 15:52 0 479
place时的clock uncertainty和期望skew有关吗？ ck ce AI 大碴子味 2018-9-10 15:50 0 212