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IMPACT下载时出错 IMPACT flash COM 1003704680 2013-1-30 00:55 5 2145
virtex6 pcie中断问题 PCIe Virtex6 datasheet zhoumingzr 2013-1-29 23:26 2 1706
spartan3 ddr控制器给出的用户接口有auto_ref_req 和 ar_done信号信号接口 spartan3 zhoumingzr 2013-1-29 23:26 2 1545
我用8Mhz的CLK可以吗？ hz 数模转换器转换器 huofeijingfe 2013-1-29 22:54 2 1353
从串模式的时候，是不是把bin文件（xilinx）找到flash中？抑或是其它文件 flash XILINX huofeijingfe 2013-1-29 22:54 2 1341
[modelsim] 基于FPGA的1394b光纤总线接口设计 FPGA 光纤总线接口 kkzz 2013-1-29 22:45 3 2509
一个诡异的现象 se os ni zengweion 2013-1-29 22:08 16 2398
pll输出能否通过设置全局时钟约束接到普通io口上？ IO 时钟 PLL seaundersky 2013-1-29 22:05 17 9989
xilinx 中国通讯纸质版 XILINX 通讯 jakfens 2013-1-29 21:48 3 1422
关于fpga的简单问题 FPGA PGA spartan lzkun2008 2013-1-29 21:16 18 2371
NAND FLASH诡异的问题, flash NAND AD resxpl 2013-1-29 21:09 8 2309
FAE讲堂：利用赛灵思FGPA实现降采样FIR滤波器赛灵思 fir滤波器 FGPA xjsxjtu 2013-1-29 18:00 8 3245
ModelsimSE6.5注册机和*指南(^__^) ModelSimSE AC 软件 chen0204 2013-1-29 16:51* 18 2295
xilinx 中国通讯下载 XILINX 通讯 jakfens 2013-1-29 16:37 0 1545
用FPGA控制LCD12864的一点问题 FPGA LCD12864 控制醉小清风 2013-1-29 14:52 0 1227
能否在DCM输入频率变化的情况下，其输出频率不变频率变化 DCM hz zhulin 2013-1-29 14:16 6 2067
[Quartus] DDR3的CLK和CLK#的端接问题 DDR3 AN spartan mmoliver 2013-1-29 11:37 7 9686
IN_TERM是端接电阻？电阻 TE wuhaidianzi 2013-1-29 11:12 4 1884
用CPLD做spi通信时spi的SCK时钟怎么确定啊是需要跟cpld的时钟同步吗 spi通信时钟同步廊桥拾梦 2013-1-29 09:11 0 1854
有关于spi从机输出信号SDI（主机输入信号）的处理输出信号 sd 廊桥拾梦 2013-1-29 09:07 2 1736
菜鸟询问：想走FPGA的硬件路，该怎么来学习好？求介绍书 FPGA 硬件编程黄灿群 2013-1-29 09:03 11 1639
关于LVDS LVDS hjjnet 2013-1-29 00:49 11 3127
FPGA典型应用及解决方案 ...2 3 FPGA ASIC 数字信号处 amini 2013-1-29 00:40 46 6521
Xilinx下载电缆原理图 ...2 3 XILINX 原理图电缆 amini 2013-1-29 00:33 46 6523
基于FPGA的两相步进电机细分驱动电路设计 FPGA 步进电机驱动电路设计 xlhtracy 2013-1-29 00:24 9 1649
[matlab] 一种用 VHDL设计实现的有线电视机顶盒信源发生方案有线电视信源 VHDL设计 lzmm 2013-1-29 00:23 8 2454
[CPLD] PIC单片机如何配制FPGA FPGA pic单片机 yzkn 2013-1-29 00:20 1 2014
ISE综合过程中，两个模块放一块的综合频率大于其中一个模块的单独综合频率 se hz 仿真 neufeifatonju 2013-1-29 00:13 11 3021
分析一个简单CPLD程序问题 buffer LED wuhaidianzi 2013-1-29 00:09 4 2270
Xilinx VHDL RAM 的初始化 VHDL XILINX wrigleymint 2013-1-29 00:08 7 3505
想问下各位大神，如何将八位的数据，分成高四位和第四位进行赋值呢数据赋值 weishukongji 2013-1-29 00:04 2 1894
[matlab] vivado HLS的视频教程 Vivado 视频教程 VivadoHLS SuperX-man 2013-1-29 00:00 3 2732
[CPLD] 请教关于spartan-3an的问题，如何烧写到片内flash ...2 flash spartan-3a xiaoweihua 2013-1-28 23:48 21 8483
AD里面鼠标扫过就显示网络那个怎么设置啊？网络 AD ywert000 2013-1-28 23:16 1 1472
请教个问题，在QUARTUS里定义了一个寄存器变量 UART weishukongji 2013-1-28 23:10 2 3015
请问 ISE planahead IO管脚约束界面的IN_TERM,OUT_TERM项是什么含义？ PlanAhead 管脚 TE wuhaidianzi 2013-1-28 23:10 3 2582
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[Quartus] FPGA时钟引脚问题？求指教。 FPGA 引脚时钟 wolftc 2013-1-28 22:21 11 8593
请问 ISE planahead IO管脚约束界面的IN_TERM,OUT_TERM项是什么含义？ PlanAhead 管脚 TE qwempty 2013-1-28 22:16 1 2192