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在ISE中插入EDK程序 se TE ce 星星之火红 2013-1-31 09:36 4 2544
[matlab] FPGA的引脚定义有什么要求吗？ FPGA 信号 tianyi1028 2013-1-31 09:36 17 5765
求助 FOR include TI gibenlin 2013-1-31 09:33 1 1333
请教大家个问题：`include一个.v文件和直接例化一个这个文件有什么不同？ include gibenlin 2013-1-31 09:32 1 1600
Xilinx携手科通启动Zynq-7000 EPP全国6地巡回专题研讨会 Zynq-7000 研讨会 XILINX jeyma 2013-1-31 09:21 5 2069
我想读一个rom 请问怎么使能去读呢？？ ROM zrsing 2013-1-31 09:14 1 1478
S2C发布最新支持设计分割优化原型验证平台Quad V7 AD ic vi jameswangchip 2013-1-30 23:03 3 1670
Xilinx开发工具在Ubuntu下使用问题----PlanAhead XilinxSDK打开网页开发工具 sdk XILINX feihong777 2013-1-30 22:57 8 2957
用spartan6 做了个CPU, 还做了个编译器 ho ho ho ...2 编译器 spartan6 snk12 2013-1-30 22:57 21 4256
Altera DE2原厂版缺少实验教程 ...2 altera cyclone CycloneII fl090726 2013-1-30 22:56 20 3451
Verilog的数据类型数据类型 verilog qingniao966 2013-1-30 22:56 1 2037
Xilinx FPGA设计约束的分类 FPGA设计 XILINX TI qingniao966 2013-1-30 22:55 9 2869
使用ModelSim自动生成状态机FSM的状态转换图 modelsim ST RaiseCom 2013-1-30 22:55 1 2682
FPGA加速无线通信系统软基站的实现 (1) FPGA 基站星星之火红 2013-1-30 22:22 17 2949
FPGA加密方法加密方法 FPGA LongChip 2013-1-30 22:21 0 3173
关于用CPLD控制ADC7862疑问 ADC 控制 chenzhi658 2013-1-30 22:20 17 2795
FPGA双雄新年展望——新产品步入新阶段 FPGA TE altera GoldSunMonkey 2013-1-30 22:19 9 2122
赛灵思推出Vivado设计套件WebPACK版本 Vivado Webpack 赛灵思 GoldSunMonkey 2013-1-30 22:19 8 1944
FPGA和DSP明帮暗战，争夺20亿美元高性能信号处理市场信号处理 FPGA DSP 星星之火红 2013-1-30 22:17 0 1567
GSM给您讲讲DDR3 PCB布线的时候到底要不要考虑内部走线的长度 GSM pcb布线 DDR3 GoldSunMonkey 2013-1-30 20:22 8 5793
GSM给您说说XILINX FPGA对内存的需求 ...2 3 FPGA GSM XILINX GoldSunMonkey 2013-1-30 20:17 52 6876
GSM教你使用ISE查看FPGA的LUT实现逻辑功能（完成） ...2 3 FPGA GSM se GoldSunMonkey 2013-1-30 20:15 56 9656
GSM和大家聊聊使用ISE进行综合与优化一点事情（完成） ...2 GSM se 时序 GoldSunMonkey 2013-1-30 20:14 20 5880
祝赛灵思FPGA世界 FPGA PGA 赛灵思 changle2003 2013-1-30 20:10 5 2584
[matlab] 哪本书适合新人学FPGA、xilinxISE FPGA PGA XILINX zhangxiaoye 2013-1-30 20:05 11 2816
[Quartus] MCB中的数据分配 DDR 存储器 charlydady 2013-1-30 20:03 8 2793
Incisive 12.2版本融入Cadence验证IP cadence ip cis xjsxjtu 2013-1-30 17:26 9 2833
我想利用示波器观察FPGA引脚输出，怎么操作？ FPGA 示波器引脚 aikimi7 2013-1-30 17:23 17 4169
CPLD和FPGA求助 FPGA altera zkwell 2013-1-30 17:01 6 2781
[matlab] EDK中输入时钟时钟 GPIO IO charlydady 2013-1-30 15:36 3 2614
Verilog HDL语言always块未声明positive或negative导致的时钟不对准时钟 verilog Positive FangTT 2013-1-30 13:52 5 3159
添加时序约束的技巧分析时序时钟信号 DragonKing88 2013-1-30 13:49 13 6277
使用FPGA实现串口 FPGA PGA 串口梅花望青竹 2013-1-30 13:16 17 3007
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GSM给您聊聊XST和Synplify Pro综合结果的区别（完成） ...2 3 4 5 GSM Synplify ST GoldSunMonkey 2013-1-30 10:10 88 14651
谁能告诉我FPGA和ARM如何实现通信啊 ARM FPGA PGA 廊桥拾梦 2013-1-30 09:13 16 8971
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[CPLD] 请教一个在线重新加载Spartan-3AN片子的问题 spartan-3a FPGA PGA master0722 2013-1-30 01:15 15 4813
IMPACT下载时出错 IMPACT flash COM 1003704680 2013-1-30 00:55 5 2318
virtex6 pcie中断问题 PCIe Virtex6 datasheet zhoumingzr 2013-1-29 23:26 2 1879