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今日: 0|主题: 14363|帖子: 104827

xilinx的XPS工具建立新工程发现没有板子型号,怎么办
2010-11-4 17:29 0 2651
[VHDL] mig产生ddr2控制器,有verilog的吗?
2010-11-4 14:45 1 3680
XILIN技术研讨会(大连)邀请函
2010-11-3 21:41 2 2651
[matlab] Xilinx IP Evaluation
2010-11-3 00:43 3 2890
“庆祝赛灵思落户21ic论坛,抢楼送祝福”活动 attachment  ...23456..91
2010-11-2 16:04 1818 129716
Intel也做代工22nm工艺造高性能FPGA
2010-11-2 12:56 2 2622
获奖的进来水水,刚接到领奖地址核对电话了
2010-11-2 12:02 4 2607
[matlab] ise里面带lvds接收器的ip核吗?
2010-11-1 11:48 1 5317
能不能用FPGA代替 mcu+AD
2010-10-30 20:18 13 4520
FPGA实现嵌入式系统概述
2010-10-29 22:15 4 3025
如何消除 I/O 耦合效应
2010-10-29 15:30 2 2929
跪求ispLEVER7的教程 attachment
2010-10-29 15:17 1 2860
[VHDL] virtex_5真贵啊比spartan_6贵这多 attach_img agree
2010-10-29 14:08 11 4564
关于ARM7软核问题,请赐教!!!
2010-10-29 13:09 2 2606
ISE工程如果复制到另外一个路径下,configure device/return all出错? attach_img
2010-10-29 11:06 17 3831
积分啊
2010-10-28 18:33 1 2485
请几位新斑竹给咱们上上课,大家说好不好?呵呵  ...2
2010-10-28 13:21 33 6577
XILINX技术研讨会(沈阳)邀请函
2010-10-28 11:20 3 2876
请问下有没有带有DSP的FPGA芯片
2010-10-28 10:53 2 3164
XILINX技术研讨会(长春)邀请函
2010-10-27 15:47 1 2308
庆祝赛灵思落户21ic论坛,抢楼送祝福”活动
2010-10-27 10:52 0 2210
应用指南: PLL 动态重配置
2010-10-25 21:09 1 3794
好文分享:环球资源杂志资深分析师采访赛灵思公司CTO
2010-10-25 09:49 3 2705
求ispLEVER V6以上版本
2010-10-24 16:33 0 2733
单片机产生时钟信号给FPGA同时接受FPGA发送的串行数据?
2010-10-24 08:27 1 2968
测频程序,液晶子模块例化里面变量只能赋一次初值
2010-10-23 10:54 1 2624
用VHDL实现8253/8254计数,大家帮忙
2010-10-23 07:52 0 3566
帮我看看这个 attach_img
2010-10-22 18:09 1 2279
哪个CPLD论坛资料比较多啊
2010-10-22 16:03 1 2615
95系列的下载工具
2010-10-22 10:03 1 1775
这边**写的不错,适合verilog初学者
2010-10-22 08:55 3 3124
请问对于约翰逊计数器中按键问题!!
2010-10-21 14:41 1 2370
庆祝赛灵思落户21IC
2010-10-20 16:32 13 3906
大家一起来
2010-10-20 16:22 0 2263
选择VHDL还是verilog HDL?
2010-10-20 12:35 16 4837
问个问题
2010-10-20 11:14 6 2606
讨论一下ispLEVER在开发lattice的cpld时端口赋值问题。
2010-10-20 10:32 0 3168
关于活动的楼层变动,有效贴,无效贴的通告(奖品情况) attach_img  ...2345
2010-10-20 10:29 92 11551
建议此次盖楼重新开始
2010-10-20 08:21 13 3145
666楼成功攻占!! attach_img  ...2
2010-10-20 08:19 34 6168
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