本版专家: gaochy1126
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[Verilog HDL] 大神能帮忙写个最简单的vhdl或者verilog hdl程序吗
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[cadence] orcad中如何去掉design cache中的路径信息呢?
2016-12-20 08:11 4 2588
[Verilog HDL] 有关时钟的问题 新人帖
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[protel] 用Altium导入GERBER反向生成PCB文件步骤 attach_img
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[protel] cadence16.5的原理图 如何转换为AD格式 ? attach_img
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[PADS] PADS 重叠线 怎样通过软件检查出错
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