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verilog hdl 编写的传输门
2010-4-27 20:13 3 3192
求助:PLL模块应用问题
2010-4-27 20:10 1 1960
[求助]
2010-4-27 19:59 3 1608
fft软核
2010-4-27 13:45 18 3218
生成测试文件及仿真出现的问题
2010-4-27 13:41 2 2452
关于Core8051软核与51单片机的问题
2010-4-27 13:15 2 1862
EasyFPGA030开发平台实现同或门逻辑现象问题
2010-4-26 23:01 1 1825
:[求助]如何用verilog语言实现arinc 561总线的收发
2010-4-26 23:00 3 2232
synplify打开出现问题
2010-4-26 21:45 1 2039
求教ACTEL下载问题
2010-4-26 21:41 1 2487
如和用Jlink给周立功的LM8962开发板下载程序
2010-4-26 21:35 7 3823
Synplify Pro综合D触发器置零问题
2010-4-26 21:34 1 2629
CL123综合错误
2010-4-26 21:26 1 2010
[求助]PLL倍频输出250MHz不精确
2010-4-26 21:19 10 2631
求EASYARM8962自带的TCP/IP事例程序例程
2010-4-26 21:06 5 3056
[求助]编程的问题
2010-4-26 20:54 3 1775
请问,群星带有的正交编码器功能是否支持4倍频模式
2010-4-26 19:56 2 2686
Easy2131开发板如何在UC/COS2中实现外部中断与定时器中断
2010-4-26 19:27 2 1997
越来越多的工程师开始青睐PC-Based逻辑分析仪!
2010-4-26 19:01 5 3014
关于周立功基于PID算法的DC-Motor-Kit直流电机实验板
2010-4-26 19:00 1 3236
linux与WINCE
2010-4-26 10:15 7 2461
安装的libero8.5中是否有Identify软件
2010-4-25 21:25 1 2637
请斑竹帮忙看一下,仿真时提示的错误,是什么意思?
2010-4-25 21:23 2 4344
Synplify设置工作路径问题
2010-4-25 21:18 1 2438
libero总是会出现一个软件跟新的提示,很费时间
2010-4-25 20:54 1 2022
FPGA030 IO管脚分配
2010-4-25 20:41 1 1901
时序分析与时序约束
2010-4-25 20:40 2 2557
引脚分配时没有用户自定义管脚,请问怎么弄才行?
2010-4-25 20:25 5 3074
liber8.5 的linces申请下来了,仿真文件死活无法保存,
2010-4-25 20:25 1 2000
求助!急!
2010-4-25 20:22 3 1815
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