问答21ic问答首页 - 6个IO引脚有电平变化的时候需要发出一个脉冲，用Verilog写
6个IO引脚有电平变化的时候需要发出一个脉冲，用Verilog写
本帖最后由 ywzqdpj 于 2022-12-8 09:36 编辑
我用的是max ii 的CPLD，我想实现一个功能：当CPLD上6个IO引脚有电平变化的时候，会生成一个脉冲发出去，用Verilog该怎么写？
我用的是max ii 的CPLD，我想实现一个功能：当CPLD上6个IO引脚有电平变化的时候，会生成一个脉冲发出去，用Verilog该怎么写？
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2022-12-29
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把六个IO拼一起。
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2022-12-13
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