发新帖我要提问
返回列表
打印
[FPGA]

ddr2管脚时钟线交叉，怎么解

[复制链接]
942|3
手机看帖
扫描二维码
随时随地手机跟帖
跳转到指定楼层
楼主
wangxyangzhou|  楼主 | 2015-7-28 14:31 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
DDR, 时钟, 管脚, spartan, spartan6
之前做了一片板子，用的xilinx的spartan6 ，地址线没有按照他硬核的连接方式，为了方便走线把地址线相互调整了，现在调试编译不了，有没有哪位也碰到过类似的 有解决方法的哈。

使用特权

评论回复 赏

相关下载

相关帖子
沙发
andous| | 2015-7-28 19:53 | 只看该作者
地址线不能乱动，数据线可以，但是也要遵从一定的规则。

使用特权

评论回复 赏
板凳
雪夜虫子| | 2015-7-29 08:59 | 只看该作者
你们投板之前，不用软件验证一下管脚分配吗？MIG在生成控制器核的时候就有那个功能啊。

使用特权

评论回复 赏
地板
ar_dong| | 2015-7-30 22:58 | 只看该作者
看你是那根了有些地址线错了你数据错着用就是了，比如a0和a1调换了你自己知道哪个数据实际存在哪里了，这个数据后面是哪个数据还能用

要是a10和别人调换了就没办法了

使用特权

评论回复 赏
返回列表
发新帖 我要提问
高级模式
B Color Image Link Quote Code 收费 Smilies
您需要登录后才可以回帖 登录 | 注册

本版积分规则

wangxyangzhou

3

主题

11

帖子

0

粉丝