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初学Verilog，出现的错误解决不了，求帮忙

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楼主
夏天的微笑|  楼主 | 2015-8-8 22:43 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
verilog, TI, se, ce, PROCESS
刚刚学verilog,我输入好程序，编译时，总是显示建立的项目名字没有定义这个错误是怎么回事，试了几个程序都是这样的状况
Error (12007): Top-level design entity "banjiaqi" is undefined
Error: Quartus II 64-Bit Analysis & Synthesis was unsuccessful. 1 error, 0 warnings
        Error: Peak virtual memory: 451 megabytes
        Error: Processing ended: Sat Aug 08 22:31:38 2015
        Error: Elapsed time: 00:00:05
        Error: Total CPU time (on all processors): 00:00:02

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沙发
vegh| | 2015-8-9 22:59 | 只看该作者
工程名与模块名不一致，module 模块名

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板凳
玄德| | 2015-8-10 11:45 | 只看该作者
提示说得很清楚，"banjiaqi"没有定义，相当于 C 程序里用了函数名但没有函数体。

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地板
gjlkgln4534| | 2015-10-16 11:34 | 只看该作者
可以参考明德扬的FPGA视频，我记得有Verilog这部分的讲解。

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5楼
可木| | 2015-10-17 00:06 | 只看该作者
工程名与模块名不一致

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6楼
littbi| | 2017-12-17 11:09 | 只看该作者
重新建立一个项目，将项目名和存储的文件名和模块名相同即可

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