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[ZLG-MCU]

P89LPC936 PWM输出时，PCLK分频问题?

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linhai1986|  楼主 | 2009-5-19 16:13 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
PWM输出, p89lpc936, PLL, hz, 振荡
为了提高PWL输出信号的频率，想将PCLK的分频系数值：PLLDV3:0 取0值，这样 PLL的频率 = PCLK/(PLLDV +1) = PCLK， 按手册上说应是可以取0值的，但实际测试中发现，PLLDV不能取0值，当取0值时，锁相环无法锁频率，程序始终停在：while(PLLEN == 0); 这条语句上。

 

(程序工作方式：内部RC振荡，DIVM=2，CCLK=1.8432MHZ, PCLK=0.921625MHZ)

 

不知问题出在在哪里，难道分频系数值PLLDV不能取0值？

 


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沙发
xiaoxin1986| | 2009-5-19 20:45 | 只看该作者

re

PLL频率倍频后要求控制在一定的范围里，因此，你频率过高的话，就会失败 

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板凳
jakecumt| | 2009-5-20 07:24 | 只看该作者

频率太高有可能锁不住 我以前遇到过相同的问题

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