PLD模块结构

发表于 2015-8-30 19:35

PLD模块基本的功能是实现逻辑表达式，状态机，序列器，查找表和解码器。
在最简单的使用模型中，将PLD块作为一个独立运行的资源，在这个资源里综合生成通用RTL，并且进行映射。
最普通和有效的使用模型是从PLD和数据通道的连接创建数字功能，在这个模型中，PLD只实现随机逻辑和功能的状态部分，而数据通道（ALU）实现更结构化的元件。下图给出了PLD12C4的结构图。

登录 · 发表于 2015-8-30 19:36

PLD12C4结构图

发表于 2015-8-30 19:38

PLD有12个输入，送入到8个乘积项。
每个乘积项（AND功能）可以有1到12个输入，在一个给定的乘积项里，可以选择每个输入真值（T）或互补（C）。
乘积项然后求和（OR功能）产生PLD输出。一个和可以来自1-8个乘积项。

发表于 2015-8-30 19:39

12C4中的’C’表示OR门的宽度（在这种情况下宽度为8）是一个常数贯穿所有的输出（而不是可变的）。
这个类似PLA的结构提供了最大的灵活性，保证了所有的输入和输出是可置换的，很容易通过软件工具进行分配。在每个UDB中有两个12C4。

发表于 2015-8-30 19:46

对于下面的逻辑表达式：
X= (A&B)| (~C&D)
Y= (A&B)| (C&D)

登录 · 发表于 2015-8-30 19:47

PLD12C4结构图

发表于 2015-8-30 19:57

宏单元的输出驱动布线阵列，输出能被寄存或者组合。
寄存模式是带有真或取反输入的D触发器，在输入高和低之间进行切换。输出寄存器能被设置或者复位用
于初始化，或者在布线信号的控制下进行异步操作。

登录 · 发表于 2015-8-30 19:57

图 PLD宏单元结构

发表于 2015-8-30 20:03

在驱动布线阵列外，来自PLD的宏单元输出映射到地址空间，作为一个8位只读UDB工作寄存器，该寄存器能被CPU直接访问。

PLD模块结构

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