关于VIRTEX5FPGA的DDR2原理图设计

只看该作者 · 2015-9-8 10:22

嗯。大家好，目前在做的是一个硬件设计：目前的疑问有1：我用的是两片DDR2芯片，然后将两片的时钟连在了一起，但是MIG却需要两个时钟，不能用一个时钟，我是不是需要修改连接方式？

2：DDR2的端接方式我想用在终端连个电阻接到0.9的电源，这样DDR2和FPGA就可以点对点连接了。但是这么做的话数据线也需要端接电阻吗？我看到ODT技术应该是专门为解决这个问题而产生的，但是看一些样板还是端接了电阻就不知道该怎么做了。
谢谢大家了。

只看该作者 · 2015-9-8 10:24

好好关注我最近的帖子，我会讲到这个

只看该作者 · 2015-9-8 10:26

feihufuture 发表于 2015-9-8 10:24
好好关注我最近的帖子，我会讲到这个

好的。我去看看。谢谢

只看该作者 · 2015-9-8 10:36

还有一个就是FPGA ddr2 MIG需要两个时钟一个是200MHZ一个是系统时钟。这个200MHZ不能用FPGA内部产生吗？为什么一定要指定一个管脚

2万 · 2015-9-10 09:08

jiangwenj02 发表于 2015-9-8 10:36
还有一个就是FPGA ddr2 MIG需要两个时钟一个是200MHZ一个是系统时钟。这个200MHZ不能用FPGA内部产生吗？为 ...

可以用内部BUFG来的。MIG应该有选项，指定管脚的有单端、差分；应该还有no buffer，可用内部的。

只看该作者 · 2015-9-11 14:28

雪夜虫子发表于 2015-9-10 09:08
可以用内部BUFG来的。MIG应该有选项，指定管脚的有单端、差分；应该还有no buffer，可用内部的。 ...

嗯。我去查查资料，xilinx的芯片没怎么用过。谢谢您啊。

只看该作者 · 2015-9-11 16:00

雪夜虫子发表于 2015-9-10 09:08
可以用内部BUFG来的。MIG应该有选项，指定管脚的有单端、差分；应该还有no buffer，可用内部的。 ...

您好，我还想问一下，是不是每个数据组（DQ/DM/DQS）都必须接到一个BANK？

2万 · 2015-9-11 16:05

jiangwenj02 发表于 2015-9-11 16:00
您好，我还想问一下，是不是每个数据组（DQ/DM/DQS）都必须接到一个BANK？

是的。在MIG的user guide里有管脚分配的规则和要求。另外，在MIG生成过程中，有一步骤验证管脚分配的，你可以把你的分配的约束文件导入，验证。

只看该作者 · 2015-9-11 16:24

雪夜虫子发表于 2015-9-11 16:05
是的。在MIG的user guide里有管脚分配的规则和要求。另外，在MIG生成过程中，有一步骤验证管脚分配的，你 ...

好的。谢谢了。还有最后一个问题，就是两片DDR有两个ODT，CK+,CK-。以前在ALTERA的FPGA中都是将他们接在一起的，在xilinx MIG中发现需要分别接？没有办法接在一起吗？

2万 · 2015-9-11 16:26

可以接在一起的啊。T型联接。而且，ODT、CK什么的拓扑结构，属于外部连接，跟MIG没关系吧？
你去micron网站上找找，有关于DDR2外部拓扑设计的文档。

只看该作者 · 2015-9-11 16:38

本帖最后由 jiangwenj02 于 2015-9-11 16:39 编辑

雪夜虫子发表于 2015-9-11 16:26
可以接在一起的啊。T型联接。而且，ODT、CK什么的拓扑结构，属于外部连接，跟MIG没关系吧？
你去micron网站 ...

e:\Users\Administrator\Desktop\1.jpg

只看该作者 · 2015-9-11 16:41

雪夜虫子发表于 2015-9-11 16:26
可以接在一起的啊。T型联接。而且，ODT、CK什么的拓扑结构，属于外部连接，跟MIG没关系吧？
你去micron网站 ...

不知道为什么回复的时候添加不了图片，就是在生成DDR2 IP核的时候需要指定ODT0 ODT1两个管脚，CK+,CK-也一样。用的是两片MT47H32M16HR-3 IT DDR2芯片。数据位宽设置的是32位。

2万 · 2015-9-11 16:46

你是不是选了两个控制器？

只看该作者 · 2015-9-11 16:51

雪夜虫子发表于 2015-9-11 16:46
你是不是选了两个控制器？

number of controls 选的是1.

只看该作者 · 2015-9-13 13:56

雪夜虫子发表于 2015-9-11 16:46
你是不是选了两个控制器？

等我找到原因贴出来再结题，然后把分给您。谢谢您了。

只看该作者 · 2015-9-13 15:57

我看了ML561(UG199)板子的说明，TABLE 3-4里可以看出xilinx他们自己设计的板子应该ODT\CS\CK是分别连接。

只看该作者 · 2015-9-13 15:58

结题还可以回复？

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