向各位大牛请教：
FPGA通过68013a向PC机传输数据，FPGA只要检测到full为不满即向68013a中写一包数据，PC机实时读取68013a中的数据，并将接收的数据显示出来，使用示波器测试full信号，full偶尔会出现长达至少10ms的低电平（满）状态，此时PC机读不出数据，显示的图像也会暂停一下直到full变高，请教大家，为什么会出现PC机读不出数据，而FPGA此时检测到的full为满的状态，这种情况不定时出现；
固件中使用的slave fifo模式，时钟为内部48MHz、端点2为out、FLAGC为端点2的EMPTY标志、端点8为IN、FLAGB为端点8的full标志、标志位低电平有效、数据包大小为512字节，两个缓冲区，数据宽度为8Bit，驱动为ezusb.sys和ezusbw2k.inf。 |
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