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PSoC3内的Δ-Σ ADC模块和DAC模块

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PSoC3内的Δ-Σ ADC模块和DAC模块,这两个模块和前一章所介绍的模拟前端一起构成一个高可靠的、强大功能的模数和数模混合系统,这两个模块也是PSoC3中最重要的两个功能部件。
沙发
关小波522|  楼主 | 2015-9-17 21:02 | 只看该作者
PSoC3包含一个Δ-Σ ADC。这个ADC提供了差分输入,高分辨率和良好的线性度,该ADC可用于声音信处理和测量方面的应用

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板凳
heping517| | 2015-9-17 21:05 | 只看该作者
下面给出了不同ADC分辨率下的采样速度和SNR值。

比特位        sps           SNR(dB)
20               180            110
16                48k             90
12                192k      70

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地板
heping517| | 2015-9-17 21:06 | 只看该作者
△-∑的内部功能原理

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huihui520| | 2015-9-17 21:06 | 只看该作者
ADC△-∑原理结构

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6
huihui520| | 2015-9-17 21:07 | 只看该作者
从前面的图可以看出,输入缓冲区(Input Buffer)连接到内部和外部总线输入复用开关上。来自输入复用开关上的信号直接或者通过缓冲区传递到Δ-Σ调制器。         Δ-Σ执行真正的模拟-数字的转换。       调制器过采样输入,产生串行的比特流输出。       高速数据流对大多数应用是没有意义的,所以在后级加入抽取器。
        抽取器将高速的串行数据流转换成并行的ADC结果。抽取器控制分辨率和采样率;输出是最后四个采样的函数。当输入多路复用开关被切换,输出的前三个采样就不是有效的,直到开关切换后的第四个采样才是有效的。

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7
peace555| | 2015-9-17 21:10 | 只看该作者
在PSoC中的ADC模块的具体结构包括:
输入放大器;提供高输入阻抗和用户可选择的增益。  3阶Δ-Σ调制器
抽取器抽取器包含一个4阶的CIC抽取滤波器和后端处理单元。
     后端处理单元执行可选的增益,偏置和采样滤波器功
能。

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8
peace555| | 2015-9-17 21:10 | 只看该作者
设置者可以配置ADC,使其工作在下面的四种模式之一:
单采样;
快速滤波器;
连续/快速平均。
       通过往控制寄存器写启动位或者发送开始转换信号(Start Of Conversion,SOC),来启动ADC转换器
        当转换结束后,设置一个状态位,并且转换结束信号(End of Conversion, EOC)为高电平,这个信号一直保持到CPU或DMA读取转换值为止。

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9
zb0830| | 2015-9-17 21:11 | 只看该作者
单采样
       在触发器作用下,执行单次采样。在这种模式下,ADC在待机模式下等待SOC信号有效。当SOC有效,
ADC执行一次采样转换,并捕获结果。为了检测EOC,系统可以轮询一个控制寄存器或者配置外部的EOC信号
来产生一个中断或者调用DMA请求。
        当传输完成后,ADC进入待机状态。直到下一个SOC事件。

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10
zb0830| | 2015-9-17 21:12 | 只看该作者
连续采样
       在连续模式下,通道复位,然后连续运行直到停止。当输入信号不需要切换,并且需要多个采样值时,就可以采用这种模式。

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11
zheng522| | 2015-9-17 21:15 | 只看该作者
快速滤波器
      快速滤波器模式连续的捕获数据,在每个采样间,通道复位。一个采样结束,另一个采样立即开始,使用轮
询,中断或DMA来传输结果。当输入在多个通道间进行切换,并且在每个采样间需要一个滤波器进行复位时,就
可以采用这种模式。

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12
zheng522| | 2015-9-17 21:15 | 只看该作者
快速FIR(平均)
        这种模式和快速滤波器类似,但在两个转换间不复位调制器。当要求抽取率因子大于128时,可以使用。这种模式使用后续的处理器sinc1滤波器执行额外的抽取,以得到大于16位的分辨率。

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zhengbo7hui| | 2015-9-17 21:17 | 只看该作者
SOC信号用于启动ADC。一个数字时钟或者UDB的输出能用于驱动这个输入信号。此外,采样周期必须大
于转换周期。在系统中,如果需要ADC和其他硬件同步,则需要使用SOC信号。这个信号是可选的,如果
ADC运行在连续模式下,则不需要这个信号。
        当每次转换完后,EOC信号为高。这个信号可用于触发一个中断或者DMA请求。

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14
zhengbo7hui| | 2015-9-17 21:22 | 只看该作者
Δ-Σ ADC的分辨率限制在8-20位。分辨率越高,采样率越低。当修改分辨率时,时钟会相应的改变来保证一
个合理的采样率。       Δ-Σ ADC有固有的不稳定性,导致其在操作范围的上限和下限会产生非线性。为了避免产生这种现象,输入在调制器的前端被衰减10%。后端处理器使用1.11倍的增益来补偿这种衰减。最终的结果比要求的范围扩大了10%。比如:
       如果选择输入范围±1.024V,实际的输入范围是±1.126V。有用的输入保持在±1.024V,但是除非输入超过±1.126V ,否则ADC不会饱和。

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