我的68013做从模式，FPGA做主控，OUT端点手动模式，IN端点自动模式（手动模式也试过），IFCLK由68013提供。
写了个测试程序，电脑发出数据，FPGA将CY7C68013 OUT端点的数据读出，然后向IN端点写入，电脑将数据读出比较。
现测试发现：
若时钟IFCLK正向，FPGA从OUT端点读数据，会出现最前面一个字丢失，并最后一个字重复一个，如：PC向USB OUT端点写12 34 56，FPGA读出的数却是34 56 56，然后向IN端点写入，PC读出来也是34 56 56。
若时钟IFCLK反向，则FPGA能从OUT端点正确读出全部数据，然后向IN端点写入，但CY7C68013却收不到任何数据 |
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