现有一个系统采用了高速ADC，需要40Mhz的单端时钟信号，不仅要求时钟信号占空比准确为50%，同时要求时钟信号为5v，cmos电平，而且要求时钟信号尽量为方波。
目前我采用的是有源晶振提供一个80Mhz的震荡信号，示波器观察是类似三角波的波形，经过CPLD两分频后输出40Mhz的信号给ADC，发现该40Mhz信号也还是类似三角波信号，而且该信号的低电平不为0v，为0.8v左右，高电平也不为3.3v（CPLD3.3v供电）而是2.6v左右。完全不能满足高速ADC的时钟需要。
当时我分析是CPLD的输出信号，驱动容性负载能力太弱了，因此购买了74F125，74F109等高速缓冲器，将CPLD输出的信号经过缓冲后送给ADC，然而实际测试时，经过74F125输出的信号还不如CPLD原始输出的40Mhz信号，这就有些不能理解了。
不知道大家是否遇到过这样的情况？
难道说只能采用时钟合成芯片才能获得这个时钟信号？ |
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