发新帖我要提问
返回列表
打印

请教：PROTEL设计PCB时CLEARANCE CONSTRAINT的爬电距离

[复制链接]
1559|4
手机看帖
扫描二维码
随时随地手机跟帖
跳转到指定楼层
楼主
小研究|  楼主 | 2015-9-24 21:30 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式
PCB, protel, Constraint, clearance, 信号
我在设计一款带有高压但又对空间颇为在意的PCB。假设在设计PCB时由这样一个需求：NET A、B、C都是高压信号，相对其他信号都有较大的爬电距离，假设爬电距离要求设置为100mil，但ABC之间的电压却很小，无需过大的爬电距离，彼此之间只需要10mil。此时应该怎么设置PROTEL中的CLEARANCE CONSTRAINT呢？
谢谢。

使用特权

评论回复 赏

相关帖子
沙发
acute1110| | 2015-9-29 16:13 | 只看该作者
C:\Users\YQ\Desktop\爬电距离.JPG

使用特权

评论回复 赏
板凳
acute1110| | 2015-9-29 16:14 | 只看该作者
C:\Users\YQ\Desktop\爬电距离.JPG

使用特权

评论回复 赏
地板
acute1110| | 2015-9-29 16:14 | 只看该作者
C:\Users\YQ\Desktop\爬电距离.JPG

爬电距离.JPG (72.44 KB )

爬电距离.JPG

使用特权

评论回复 赏
5楼
acute1110| | 2015-9-29 16:21 | 只看该作者
以上图标的序号代表的是间距1就是0.01mm，即一丝，这个是空间的爬电距离，如果PCB上面的话一般1mm, 1000V

使用特权

评论回复 赏
返回列表
发新帖 我要提问
高级模式
B Color Image Link Quote Code 收费 Smilies
您需要登录后才可以回帖 登录 | 注册

本版积分规则

小研究

153

主题

869

帖子

8

粉丝