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请教：PROTEL设计PCB时CLEARANCE CONSTRAINT的爬电距离

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小研究|  楼主 | 2015-9-24 21:30 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式
PCB, protel, Constraint, clearance, 信号
我在设计一款带有高压但又对空间颇为在意的PCB。假设在设计PCB时由这样一个需求：NET A、B、C都是高压信号，相对其他信号都有较大的爬电距离，假设爬电距离要求设置为100mil，但ABC之间的电压却很小，无需过大的爬电距离，彼此之间只需要10mil。此时应该怎么设置PROTEL中的CLEARANCE CONSTRAINT呢？
谢谢。

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acute1110| | 2015-9-29 16:13 | 只看该作者
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acute1110| | 2015-9-29 16:14 | 只看该作者
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acute1110| | 2015-9-29 16:14 | 只看该作者
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5楼
acute1110| | 2015-9-29 16:21 | 只看该作者
以上图标的序号代表的是间距1就是0.01mm，即一丝，这个是空间的爬电距离，如果PCB上面的话一般1mm, 1000V

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