PSoC5的ARM Cortex-M3 CPU及存储子系统的结构原理

只看该作者 · 2015-9-28 22:34

Cortex-M3内核结构概述；
嵌套向量中断控制器；
高速缓存控制器；
PHUB和DMA控制器；
PSoC5存储器系统；

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PSoC5使用了ARM的Cortex-M3 核。它是一个低功耗的32位中央处理单元（Central Processing Unit，CPU）。
它是一个高效的哈佛三级流水线核，一个固定的4GB存储器映射。支持16/32位的Thumb-2指令集。
Cortex-M3的特性也包括使用硬件除法指令和低延迟中断服务程序ISR入口和退出特性。

只看该作者 · 2015-9-28 22:35

Cortex-M3处理器包含大量的其它模块，这些模块和CPU核紧密地连接在一起。这些模块包括嵌套的中断控制器（NVIC），一个SYSTICK定时器和众多的调试和跟踪模块。

只看该作者 · 2015-9-28 22:36

Cortex-M3的特性主要包含：
三级流水线结构，工作性能达到1.25DMIPS/MHz。这将增加指令执行的速度和降低功耗。
支持Thumb-2指令集：
Thumb-2指令集支持16位/32位的复杂操作。
原子比特位级的读和写操作。
支持非对齐的存储器访问操作。

只看该作者 · 2015-9-28 22:36

改善代码的密度，确保存储器的使用效率。
易于使用、编程和调试，保证很容易的从8位/16位的处理器移植到该处理器。
NVIC单元支持中断和异常，帮助快速地响应中断。
扩展的调试支持包括：
串行线调试端口（Serial Wire Dubug，SWD）。
断点。
Flash修补。
代码跟踪。

只看该作者 · 2015-9-28 22:40

Cortex-M3的总线接口基于AHB-Lite（Advanced High Performance Bus-Lite）和APB（Advanced High Performance Bus）协议。Cortex-M3可用的总线接口包括：
用于加载指令的I-Code总线；
用于加载数据的D-Code总线；
用于从存储器器区域0x20000000-0xDFFFFFFF和0xE0100000-0xFFFFFFFF。外部的私有外设总线用于调试元件。
调试访问端口用来连接调式接口模块。

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三级流水线包含：
取指-从存储器取指令；
译码-产生地址和分支预测；
执行-基于地址和分支执行指令。
当执行一个指令时，流水线能给出1-2个等待状态。

只看该作者 · 2015-9-28 22:44

Cortex-M3有16个32位的寄存器：
R0-R12：通用寄存器
所有的指令都可以访问R0-R7。
所有的32位指令和部分的16位指令可以访问R8-R12。
R13：堆栈指针（SP），有两个堆栈指针，每一次只能用一个。SP是32位对齐方式。忽略[1:0]比特位，当作0来处理。
R14：链接寄存器。保存在程序调用期间返回的程序计数器的值。
R15：程序计数器。能写这个寄存器来控制程序流（程序执行的顺序）。

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只能使用特殊指令访问特殊寄存器，不能用于正常的数据处理。Cortex-M3支持三种特殊寄存器。

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程序状态寄存器包含以下：
应用程序状态寄存器（Application Program Status Register，APSR）；
中断程序状态寄存器（Interrupt Program Status Register，IPSR）
执行程序状态寄存器（Execution Program Status Register，EPSR）；

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这些寄存器提供了ALU标志（零、进位），执行状态和当前执行中断的数量。通过使用MSR和MRS指令，能单独或者集体访问这三个PSR。它们作为xPSR时，能对其进行集体访问。

PSoC5的ARM Cortex-M3 CPU及存 储子系统的结构原理

PSoC5的ARM Cortex-M3 CPU及存储子系统的结构原理