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[Actel FPGA]

模块列化的问题

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天交|  楼主 | 2008-1-24 21:24 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
再学习Core8051中,我发现Flashmem作为ROM使用的时候,Flashmem的很多的信号线都没有进行列化,那么再生成文件的时候这些没有被列化的信号线,系统将会如何处理?

如果对他们不进行列化,那么会不会出现什么问题??
其它的模块的使用是不是也可以按照这种方式,对不需要用到的信号线不给与处理??

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沙发
zlgactel| | 2008-1-25 09:36 | 只看该作者

建议全部例化

   理论上讲都需要有一个确定的输入,但是有些信号线无论是高还是低都不会对功能造成影响,那就可以不例化,在不知道的情况下给定一个确定的状态是最可靠的,所以建议例化所有的信号线

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