基础实验RAM中出现的问题

只看该作者 · 2008-2-19 13:58

按照试验程序完成了一遍，但是串口发出的数据不是本身接受的数据，用逻辑分析仪观察，PC向FPGA发送正确，FPGA向PC发出的全是00。
又重新装载了例程的工程，结果正确，对比了自己建的工程和例程，程序完全一样，但是整个工程的大小不一样，说明我自己建的工程和盘中的例程有某处不一样。
在重新检查并核对了，没有在程序上发现不同，但是在hdl文件夹中发现，盘中工程比我的多了一个文件（如图）。

我又按照教程一步一步地试了很多遍，结果还是不正确，FPGA传出的数据总是00。

请问我这个问题会是出在哪呢？哪个文件是什么意思，在那一步操作中可以把它生成呢？

我能保证程序语句绝无差错~ 麻烦指点~
谢谢！！

只看该作者 · 2008-2-19 13:59

只看该作者 · 2008-2-19 22:31

　　请检查一下你RAM中是怎么设置的，书上的图4.3.3中写错了，图中的RESET右边的那个勾应该取消的，就是取消RAM的RESET功能，这样就可以了。因为在top.v中关于RAM这个模块中并没有涉及RESET这个引脚，由于RAM中一直处于不正常的工作状态，所以写不进去数值，当然返回的就是全０了。
　　楼主您觉得呢？

只看该作者 · 2008-2-20 13:17

基础实验RAM中出现的问题

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请检查一下你的RAM

有道理！谢谢！