发新帖我要提问
返回列表
打印
[Actel FPGA]

请教版主 生成8051网表过程？

[复制链接]
1023|1
手机看帖
扫描二维码
随时随地手机跟帖
跳转到指定楼层
楼主
happy1986|  楼主 | 2008-3-8 17:35 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
core, ev, Actel, TE, 总线接口
我在CoreConsole v1.4下配制的CORE8051，导入Actel Libero IDE v8.1中，就成如下图所示的样子，想问一下，怎么样才能做到和例程那样，引出的是p0o p0i以及存储器总线接口？？

使用特权

评论回复 赏

相关下载

相关帖子

沙发
lytga| | 2008-3-10 12:54 | 只看该作者

re

你只例化了顶层模块，下面的模块你都没有例化，请注意顶层模块下面的模块都是打上了红色的问号，请把子模块引入。要引出PO，P1,只要在顶层文件中引出就可以了

使用特权

评论回复 赏
返回列表
发新帖 我要提问
高级模式
B Color Image Link Quote Code 收费 Smilies
您需要登录后才可以回帖 登录 | 注册

本版积分规则

happy1986

30

主题

62

帖子

0

粉丝