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[Actel FPGA]

port口问题

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楼主
魔力鸟|  楼主 | 2008-3-9 09:41 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
LCD, CD, core, Constraint, hex文件
在做core51实验，把你们的工程文件夹直接拷过来用。我把P0口与LCD的DB口相连，并在constraint文件下，把LCD的管脚号对照开发板的原理图做出相应的改变。但是在布局布线中，编译总是通不过，提示这个端口已经在其他地方被占用。然后我把P0改为P1口，就可以通过。请问这是什么原因？
还有就是我自己写的HEX文件导不进去，提示特殊的存储空间不可访问，这是怎么回事？

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沙发
魔力鸟|  楼主 | 2008-3-9 11:53 | 只看该作者

ok了

问题已经解决，不用麻烦斑竹了，呵呵~~~

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板凳
lytga| | 2008-3-10 12:43 | 只看该作者

re

楼主可以具体说明一下解决的方法，供其他人参考

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地板
魔力鸟|  楼主 | 2008-3-12 10:36 | 只看该作者

解决方法

顶层文件改好并综合好后，点布局布线。由于我是直接拷贝过来的程序，所以它会提示你是否重新导入，点ok，然后就会出现一个对话框，只要把constraint文件下的内容不导入即可，这样就可以自己定义管脚了。

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