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[Actel FPGA]

synplify综合后出现这个问题,请版主帮忙

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zehwf|  楼主 | 2008-4-4 23:38 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
沙发
高原狼| | 2008-4-5 11:25 | 只看该作者

re

我遇见过这样的问题,你看看你的程序中是不是使用了异步时序逻辑(除了异步复位)?此综合器不支持异步时序逻辑的。

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板凳
zehwf|  楼主 | 2008-4-7 11:20 | 只看该作者

谢谢了

异步逻辑不能综合?我再看看我的程序里是否用到了异步逻辑,谢谢高原狼哈

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地板
zehwf|  楼主 | 2008-4-7 17:07 | 只看该作者

答复高原狼

2楼的,我仔细看了看我的代码,所有的always@()用的都是CLK的上升沿,没有设置其他的敏感量,怎么去判断有异步时序逻辑呢?谢谢

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5
zlgactel| | 2008-4-12 08:55 | 只看该作者

是否有将这些I/O连接到顶层上

Warning: Top level port ps2data is not connected to any IO pad
Warning: Top level port ps2clk is not connected to any IO pad

这两个Warning也是说明你的这两个引脚没有连接到I/O上,请检查程序

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6
zehwf|  楼主 | 2008-4-20 13:57 | 只看该作者

回狼兄

多谢狼兄帮忙,我的程序乱改了一通,总算调通了

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7
zlgactel| | 2008-4-20 19:08 | 只看该作者

re

module dff(Q,D,clk,clr,rst);
output  Q;
input  D,clk,clr,rst;
reg   Q;
always@(posedge clk or posedge clr or posedge rst)
begin                              
if(rst)
   Q<=0;
else if(clr)//异步时序
  Q<=0;
else
   Q<=D;
end
endmodule

这样的代码是可以综合的,下面是布局布线后的图

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8
zlgactel| | 2008-4-20 19:11 | 只看该作者

re

所有的管脚都是连接的,你遇到的问题可能不是这个问题

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9
高原狼| | 2008-4-21 09:27 | 只看该作者

re8楼

好,谢谢版主,我在看看是什么原因造成的,当时是能综合,顶层程序中调用此代码,也能综合,就是综合后提示如版主所说信息,我改了异步时序后,就没有了那现象,也没有深究……嘿嘿,谢谢版主,让我在仔细查查什么原因

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