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[verilog]

能否用VERILOG写TB去测试VHDL的代码？

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楼主
zjjxt|  楼主 | 2015-10-9 17:03 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
verilog, VHDL, 代码
如题？

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雪夜虫子| | 2015-10-9 18:06 | 只看该作者
可。

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ococ| | 2015-10-10 08:59 | 只看该作者
可以

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zjjxt|  楼主 | 2015-10-10 09:58 | 只看该作者
感谢，因为好多实例都是用VHDL写的，而我不想用VHDL，所以一直有这个担心。谢谢楼上

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5楼
sxhhhjicbb| | 2015-10-10 22:00 | 只看该作者
vhdl verilog模块是可以互想调用的。

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