我用Smartgen生成了一个 Fifo Controller without memory, depth为10, width为17. WE, RE使用相同时钟信号
得到如下的hdl 代码
module FifoCore(WE,RE,CLK,FULL,EMPTY,RESET,MEMWADDR,MEMRADDR,
MEMWE,MEMRE);
input WE, RE, CLK;
output FULL, EMPTY;
input RESET;
output [3:0] MEMWADDR, MEMRADDR;
output MEMWE, MEMRE;
问题1, 这个FIFO要怎么用啊? 只看到地址了， 那数据用什么来写入或读出啊?
问题2. 论坛里有个帖子, 在WE和RE是否可以同时工作, 我这边需要这个FIFO在写入的时候同时能够读去, 是否可以做到?
我用的是A3P030的FPGA, libero8.3.
谢谢先! |
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