|
我用Smartgen生成了一个 Fifo Controller without memory, depth为10, width为17. WE, RE使用相同时钟信号<br /><br />得到如下的hdl 代码<br /><br />module FifoCore(WE,RE,CLK,FULL,EMPTY,RESET,MEMWADDR,MEMRADDR,<br /> MEMWE,MEMRE);<br />input WE, RE, CLK;<br />output FULL, EMPTY;<br />input RESET;<br />output [3:0] MEMWADDR, MEMRADDR;<br />output MEMWE, MEMRE;<br /><br /><br /><br />问题1, 这个FIFO要怎么用啊? 只看到地址了， 那数据用什么来写入或读出啊?<br /><br />问题2. 论坛里有个帖子, 在WE和RE是否可以同时工作, 我这边需要这个FIFO在写入的时候同时能够读去, 是否可以做到?<br /><br /><br />我用的是A3P030的FPGA, libero8.3.<br /><br />谢谢先! |
楼主
