打印
[Actel FPGA]

SDRAM控制问题请教

[复制链接]
1432|2
手机看帖
扫描二维码
随时随地手机跟帖
跳转到指定楼层
楼主
fpga-123|  楼主 | 2009-2-25 11:49 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
我这我用到的一个器件仿真模型
但是为何数据线在读的时候是高阻态?

在我的tb文件里面
wire     [15:0] io_Sdram_DQ;
我看器件模型里面有存储单位的设置
为何写如何的数据读出不对

    parameter addr_bits =      12;
    parameter data_bits =      16;
    parameter col_bits  =       8;
    parameter mem_sizes = 1048575;
    inout     [data_bits - 1 : 0] Dq;
    input     [addr_bits - 1 : 0] Addr;
    input                 [1 : 0] Ba;
    input                         Clk;
    input                         Cke;
    input                         Cs_n;
    input                         Ras_n;
    input                         Cas_n;
    input                         We_n;
    input                 [1 : 0] Dqm;
    reg       [data_bits - 1 : 0] Bank0 [0 : mem_sizes];
    reg       [data_bits - 1 : 0] Bank1 [0 : mem_sizes];
    reg       [data_bits - 1 : 0] Bank2 [0 : mem_sizes];
    reg       [data_bits - 1 : 0] Bank3 [0 : mem_sizes];
........

Snap1.jpg

相关帖子

沙发
小cat| | 2009-3-14 17:58 | 只看该作者

等待……

使用特权

评论回复
板凳
ictty| | 2009-5-14 13:50 | 只看该作者

很费劲 啊

使用特权

评论回复
发新帖 我要提问
您需要登录后才可以回帖 登录 | 注册

本版积分规则

11

主题

74

帖子

0

粉丝