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[Actel FPGA]

fpga 与两片sdram 时钟连接问题

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楼主
fpga-123|  楼主 | 2009-2-25 11:52 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
FPGA, SDRAM, 时钟, PLL, 引脚
fpga要挂两片sdr sdram,我想用fpga的一个pll_out接两片sdram的时钟引脚,不只是否可行?频率为100Mhz..主要是想节省一个pll

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沙发
usber| | 2009-5-20 14:00 | 只看该作者

不了解

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板凳
忆往昔123| | 2018-11-17 21:19 | 只看该作者
应该可以

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