[Actel FPGA] fpga 与两片sdram 时钟连接问题

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 楼主| fpga-123 发表于 2009-2-25 11:52 | 显示全部楼层 |阅读模式
fpga要挂两片sdr&nbsp;sdram,我想用fpga的一个pll_out接两片sdram的时钟引脚,不只是否可行?频率为100Mhz..主要是想节省一个pll<br />
usber 发表于 2009-5-20 14:00 | 显示全部楼层

不了解

  
忆往昔123 发表于 2018-11-17 21:19 | 显示全部楼层
应该可以
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