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[Actel FPGA]

64方电话会议的设计

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fpga-123|  楼主 | 2009-2-25 11:55 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
一,电话codec芯片输出的8bit的A律PCM码,多路电话通过TDM总线,组合成E1数据链路。
二,标准的E1是2.048的速率,分32个时隙(slot),每个时隙有8bit。
三,通过数字交换,把8条E1链路复用成16M的E1总线,速率为16.384pbs,16M总线时隙为256个。则256个时隙可实现4组64方电话会议。

(注:数字交换,及64方会议都用逻辑来实现)
在64方叠加前,先对64个电话过来的语音进行缓存(30ms),并进行VAD(静音检测)检测,然后根据VAD检测结果进行选择叠加。

实现方式与软件做稍有点不同。但原理一样。

目前碰到的问题是:如果先对64个的语音叠加(考虑溢出),然后再输出给64个电话前,对每一路,均减去自己的语音值。测试时效果很差,躁声很大。

先前设计的4方,8方,16方,32方采用的也是叠加,但叠加过程中,对于某一路,只叠加除自己以外的所有人的语音。效果还可以。

考虑到64会议,叠加太复杂,效果也更差。才想用上面办法寻求突破。

如果有人做过类似的工作,请指教。谢谢!

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沙发
徐若瑄| | 2009-3-12 08:54 | 只看该作者

没有弄过

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