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[Actel FPGA] 请问在FPGA内如何实现延时呢？

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 楼主| yhhdsp 发表于 2009-4-8 13:28 | 显示全部楼层 |阅读模式
FPGA, PGA, 信号, 信号延迟
我想使某个信号延迟10us再输出。请问如何实现延时呢？
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王紫豪 发表于 2009-4-8 22:05 | 显示全部楼层

时钟计数

  
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 楼主| yhhdsp 发表于 2009-4-8 22:28 | 显示全部楼层

能否详细说明呢？谢谢！

能否详细说明呢？谢谢！
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usber 发表于 2009-5-9 12:56 | 显示全部楼层

就是耗费系统时间你不会啊？

  
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jumpoo 发表于 2009-5-15 13:38 | 显示全部楼层

delay（）

  
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qjy_dali 发表于 2009-5-25 00:12 | 显示全部楼层

假如你有个1MHZ的时钟信号

　　那么，生成一个计数器，计数10次不就行了
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lzm2008 发表于 2009-5-25 12:30 | 显示全部楼层

俺是菜鸟刚学vhdl！这样可以吗？

惯性延时：目标信号《=输入信号&nbsp;after时间表达式<br /><br />传输延时：目标信号《=transport&nbsp;输入信号&nbsp;after时间表达式<br />
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vxxw 发表于 2009-5-26 16:28 | 显示全部楼层

after 10 ns

  
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beinghu 发表于 2009-7-3 16:31 | 显示全部楼层

还真是菜鸟

那应该多学习，至少很多低级的最最基本的问题可以不问了。
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