DSP同CPLD出现冲突

只看该作者 · 2015-10-20 15:21

有时DSP同CPLD经常出现不明原因的冲突，该怎么避免呢？

只看该作者 · 2015-10-20 15:49

这样可能是硬件问题

只看该作者 · 2015-10-23 22:03

软件和程序的匹配问题。把时序和逻辑搞懂就好了。

只看该作者 · 2015-10-24 12:00

冲突现象是什么呢？没现象如何解决呢？

只看该作者 · 2015-10-24 14:33

可能是接口设计，以及电平冲突的问题。

只看该作者 · 2015-11-2 21:15

我也遇到过这个问题，已经解决了，原因是，CPLD 分频出来的一根时钟线距离 DSP 的下载线太近（5mil左右），造成了干扰。

2万 · 2015-11-2 22:36

zhaironghui 发表于 2015-11-2 21:15
我也遇到过这个问题，已经解决了，原因是，CPLD 分频出来的一根时钟线距离 DSP 的下载线太近（5mil左右）， ...

间距设置为5mil确实有些小

只看该作者 · 2015-11-2 22:39

zhangmangui 发表于 2015-11-2 22:36
间距设置为5mil确实有些小

恩，第一次画板子，没考虑到，疏忽了，两根线还并行走了一段，割断了时钟线，又飞了一根线才解决问题。

只看该作者 · 2015-11-10 20:50

CPLD 分频出来的一根时钟线距离 DSP 的下载线太近（5mil左右）

在高频电路里PCB的抗干扰设计显得很重要