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[FPGA] verilog 语言中的assign

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 楼主| idqiye 发表于 2015-10-26 13:15 | 显示全部楼层 |阅读模式
verilog, verilo, Verilog语言
初学verilog 语言，之前学过c，想知道verilog 中的assign怎么理解？看书上写的定义，好抽象，有谁指点下
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loushaofeng 发表于 2015-10-27 22:52 来自手机 | 显示全部楼层
持续赋值语句！如assign a =b如果b发生任何变化，a立即跟着变化！
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loushaofeng 发表于 2015-10-27 22:53 来自手机 | 显示全部楼层
在C语言中，语句过一个机器周期后才会执行，在这里，等待时间基本忽略！
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雪夜虫子 发表于 2015-10-28 09:43 | 显示全部楼层
一根线直连。其实就是相当于同一个信号。
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feihufuture 发表于 2015-10-28 10:21 | 显示全部楼层
不像C语言那样，a=b，系统是要为a分配存储空间；在assign中，a =b，什么都不用管，直接将a看成b即可
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