MCIMX6Q5EYM10AD 本人设计因为疏忽掉必须D0对齐D0，而其他的脚位layout可以不用对齐采用data swapping的方式，如原厂备注（leveling calibration.Example D0 to D0 or D0 to D8，and D1-7 can be swapped.）
目前这样的layout我可以动作但是在数据传输量大的时候会明显的慢下来，如果要改layout，现在我们pcb已经洗好板子其他bug也都解决了，怕重lay会延伸更多问题，
所以我们需要freescale回复我们以下问题来确认接下来怎么修改进量产
1.如果没有照原厂注记的去following leveling calibration，那么会有什么不好的结果？（例如多少数据量传输时会延迟，甚至当机）
2.如果在不改layout的状态下有没有其他的建议来修正这个问题。3.再简单的说就是现在主要的是能帮我确认出我的问题在哪里！
附件里是我的电路图
问题补充：因为DDR的通信在原厂设计里面是可以做变动的，资料里有讲可以跟原厂的有变动，
但是这个会不会影响读取的速度与数据量，目前我使用没有问题，问题是我把数据料提高还有速度加快后会有当机现象。
我不清楚问题出在哪里，求大神指点！！！！！
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楼主
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