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verilog溢出处理的问题

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xxyyzz123|  楼主 | 2015-10-30 18:38 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
verilog, se, edge, POS, os
我以前写随机数都是这么写:
reg [3:0] X;
always @ (posedge clk)
begin
    if (X == 15)
       X = 0;
   else
      X = X +1;
end

我想写成下面的样子:
always @ (posedge clk)
begin
      X = X +1;
end

不知道会不会有问题?我的意思是,根本就不需要管溢出的问题,溢出,不也是0么?

大家有什么建议?

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沙发
habc987| | 2015-10-31 13:12 | 只看该作者
可以的

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