21ic电子技术开发论坛 › 单片机与嵌入式系统 › FPGA论坛 › verilog溢出处理的问题
返回列表 发新帖我要提问

verilog溢出处理的问题

[复制链接]
1937|1
 楼主| xxyyzz123 发表于 2015-10-30 18:38 | 显示全部楼层 |阅读模式
verilog, se, edge, POS, os
我以前写随机数都是这么写:
reg [3:0] X;
always @ (posedge clk)
begin
    if (X == 15)
       X = 0;
   else
      X = X +1;
end

我想写成下面的样子:
always @ (posedge clk)
begin
      X = X +1;
end

不知道会不会有问题?我的意思是,根本就不需要管溢出的问题,溢出,不也是0么?

大家有什么建议?
回复

收藏 举报

相关帖子
habc987 发表于 2015-10-31 13:12 | 显示全部楼层
可以的
回复

收藏 举报

返回列表 发新帖
高级模式
B Color Image Link Quote Code Smilies
您需要登录后才可以回帖 登录 | 注册

本版积分规则

xxyyzz123

91

主题

931

帖子

17

粉丝
快速回复 在线客服 返回列表 返回顶部