发新帖我要提问
返回列表
打印
[FPGA]

Altera Stratix3 LVDS IO

[复制链接]
835|0
手机看帖
扫描二维码
随时随地手机跟帖
跳转到指定楼层
楼主
lbr_gao|  楼主 | 2015-11-3 14:57 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
Stratix, altera, IO, LVDS, AN
最近需要用stratix3 采集600Mhz DDR lvds信号

但是对IO还是不是很确定，看了handbook还是有些疑问，望各位指导下

1 True Differential I/O Standards指的是LVDS吗？或者可以说ANSI-644的lvds？
2 LVDS和serdes的关系是什么？
3 我是纯粹的想通过ADC时钟DCO去抓取约1200Mbps的AD输出数据，我是否只需将IO标准配置成LVDS就可以？
4 对于FPGA设计中，是否需要牵涉到Transmitter和Receiver？这个我疑惑了很久，因为怀疑是不是不用收发器，就不能满足600Mhz的速度？

使用特权

评论回复 赏

相关下载

相关帖子

返回列表
发新帖 我要提问
高级模式
B Color Image Link Quote Code 收费 Smilies
您需要登录后才可以回帖 登录 | 注册

本版积分规则

lbr_gao

24

主题

108

帖子

0

粉丝