发新帖我要提问
返回列表
打印
[FPGA]

状态、时序错误

[复制链接]
696|0
手机看帖
扫描二维码
随时随地手机跟帖
跳转到指定楼层
楼主
gefsmile|  楼主 | 2015-11-4 22:57 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式
时序, 时钟, TE, ST, state
大家好，以下是一个状态跳转图，在正常情况下，如果接受到siga为高时，会从state1跳到state2，但是偶尔siga信号来了，状态未跳转，请问一下，这个可能是什么原因造成的？采用的同一个时钟信号，大概几千个就会出现一次这种情况，出现次数比较随机。
开发环境：vivado2015.2硬件环境：xilinx K7
另外说明一下：这个是pcie 板卡，时钟使用的是来自pcie的用户时钟，siga和state跳转都是用的同一个时钟， 这个板卡在硬件上有点问题， layout未做阻抗，不知道会不会影响到内部时钟信号的稳定性；而且偶尔也有电脑无法识别板卡的现象。




使用特权

评论回复 赏

相关下载

相关帖子

返回列表
发新帖 我要提问
高级模式
B Color Image Link Quote Code 收费 Smilies
您需要登录后才可以回帖 登录 | 注册

本版积分规则

gefsmile

9

主题

40

帖子

1

粉丝