[FPGA] 状态、时序错误

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 楼主| gefsmile 发表于 2015-11-4 22:57 | 显示全部楼层 |阅读模式
大家好,以下是一个状态跳转图,在正常情况下,如果接受到siga为高时,会从state1跳到state2,但是偶尔siga信号来了,状态未跳转,请问一下,这个可能是什么原因造成的?采用的同一个时钟信号,大概几千个就会出现一次这种情况,出现次数比较随机。
开发环境:vivado2015.2硬件环境:xilinx K7
另外说明一下:这个是pcie 板卡,时钟使用的是来自pcie的用户时钟,siga和state跳转都是用的同一个时钟, 这个板卡在硬件上有点问题, layout未做阻抗,不知道会不会影响到内部时钟信号的稳定性;而且偶尔也有电脑无法识别板卡的现象。




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