发新帖我要提问
返回列表
打印

xilinx CPLD引脚不受控制

[复制链接]
742|1
手机看帖
扫描二维码
随时随地手机跟帖
跳转到指定楼层
楼主
eeamic|  楼主 | 2015-11-27 19:41 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
引脚, CPLD, 控制, XILINX, spi
最近做一个小项目，发现CPLD的引脚操作都不成功，于是做了个实验，直接在一个模块里放一个这样的语句
assign SPI_MISO = 1'b0; 结果用万用表测得SPI_MISO引脚仍然还是高电平，反复做了好多实验，其他引脚亦如此，代码是没有什么题的，不过在其他以前做过的项目里这样实验室对的，硬件都是同一套，不知道是哪里出了问题，之前只是用altera的芯片，xilinx的第一次用，对综合工具也不熟练。

是综合后的RTL原理图就是直接把SPI_MISO拉倒地上去的

使用特权

评论回复 赏

相关下载

相关帖子
沙发
xxyyzz123| | 2015-11-28 11:44 | 只看该作者
没赏金?

使用特权

评论回复 赏
返回列表
发新帖 我要提问
高级模式
B Color Image Link Quote Code 收费 Smilies
您需要登录后才可以回帖 登录 | 注册

本版积分规则

eeamic

13

主题

32

帖子

0

粉丝