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[verilog]

如何有效的进行多位数据的并行转串行操作

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可木|  楼主 | 2015-12-1 15:26 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
FIFO
rt，输入为并行的五个8bit数据，每当数据改变且不为0时，将每个数据（8bit看做一个整体）串行输出给fifo，如何设计可以在最少的时间周期将数据输出？

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沙发
玄德| | 2015-12-1 22:33 | 只看该作者
本帖最后由 玄德 于 2015-12-1 22:34 编辑

还能不能说得再清楚点？

1、串行，是指按字节顺序，还是按位拼成一串珠子？
2、最快，是指输入FIFO，还是从FIFO输出？

不过，问和说都基本是废话，从判断条件到送入FIFO，一个时钟就可以完成；
从FIFO输出，一个时钟走一层。




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板凳
可木|  楼主 | 2015-12-2 09:05 | 只看该作者
玄德 发表于 2015-12-1 22:33
还能不能说得再清楚点？

1、串行，是指按字节顺序，还是按位拼成一串珠子？

回玄德：
1.串行是指按字节输出即可
2.这里的最快指从五个并行数据到串行输出的过程，其实就是并转串，fifo用的IP核，所以其内部优化暂时不考虑
另外，阁下说一个周期就能完成可否详细说明一下，不胜感激！

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地板
玄德| | 2015-12-2 10:06 | 只看该作者

判断数据改变、不为0的过程，纯粹组合逻辑就可以。
FIFO不多说，这里可以视为木有。

条件成立，则启动选择数据、送出的过程，
一个always @（clk）就可以实现。




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5楼
可木|  楼主 | 2015-12-2 11:38 | 只看该作者
玄德 发表于 2015-12-2 10:06
判断数据改变、不为0的过程，纯粹组合逻辑就可以。
FIFO不多说，这里可以视为木有。


嗯，这个很好理解，但是如果五个数据都有效则五个周期才能完成，目前碰到的问题是如果上一组数据未完成，但是下一组数据已经改变，则fifo输出会出现丢包……总感觉在组合逻辑那一块写的不是很合理！

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6楼
玄德| | 2015-12-2 11:43 | 只看该作者
可木 发表于 2015-12-2 11:38
嗯，这个很好理解，但是如果五个数据都有效则五个周期才能完成，目前碰到的问题是如果上一组数据未完成， ...


汗一个，

5个字节，你要求一个时钟就完成？

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7楼
可木|  楼主 | 2015-12-2 12:28 | 只看该作者
玄德 发表于 2015-12-2 11:43
汗一个，

5个字节，你要求一个时钟就完成？

没有说一个时钟完成啊，怎么可能一个时钟……

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