发新帖我要提问
返回列表
打印
[verilog]

怎么在CLK下将多个周期内的脉冲边沿分别提取出来？如下图

[复制链接]
1064|6
手机看帖
扫描二维码
随时随地手机跟帖
跳转到指定楼层
楼主
尔子非鱼|  楼主 | 2015-12-10 08:54 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式
脉冲, AC
怎么在CLK下将多个周期内的脉冲边沿分别提取出来，实在头疼了很久。 。

使用特权

评论回复 赏

相关下载

相关帖子
沙发
zhaojingzb| | 2015-12-10 10:14 | 只看该作者
这个好办啊
先对沿进行计数，然后根据不同的计数值将对应沿赋值给不同的OUT

使用特权

评论回复 赏
板凳
尔子非鱼|  楼主 | 2015-12-10 10:42 | 只看该作者
zhaojingzb 发表于 2015-12-10 10:14
这个好办啊
先对沿进行计数，然后根据不同的计数值将对应沿赋值给不同的OUT ...

那在一系列的脉冲中呢

使用特权

评论回复 赏
地板
ococ| | 2015-12-10 13:20 | 只看该作者
这是FPGA里最基本的东西，网上搜一下吧。很多现成的代码。

使用特权

评论回复 赏
5楼
尔子非鱼|  楼主 | 2015-12-10 16:56 | 只看该作者
下午突然想明白了，确实很简单。

使用特权

评论回复 赏
6楼
玄德| | 2015-12-10 21:35 | 只看该作者

连续采样，放到数组里，
后浪推前浪，只存最新两位；
同时比较，出现01为上升沿，10为下降沿。

使用特权

评论回复 赏
7楼
xbtxbt| | 2016-1-5 22:09 | 只看该作者
移位寄存器啊！采沿，判断为01则赋值，递减到0，输出判断大于0输出高电平。

使用特权

评论回复 赏
返回列表
发新帖 我要提问
高级模式
B Color Image Link Quote Code 收费 Smilies
您需要登录后才可以回帖 登录 | 注册

本版积分规则

尔子非鱼

1

主题

15

帖子

0

粉丝