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[FPGA]

关于DCM与时序约束被ignore

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楼主
妖怪被师傅抓了|  楼主 | 2015-12-11 16:42 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
时序, DCM, hz, 时钟, se
在DCM输入50MHz，输出100MHz，设计中用到100MHz时钟域的offset约束，而offset约束是需要参考66MHz某个时钟沿的，麻烦在于，Xilinx的IDE只能约束DCM的输入，也就是说只能约束50MHz
如果约束100MHz的话，report中可以发现被ignore了，而100MHz时钟的沿和50MHz不存在确定关系。
具体的说，我输入的是50MHz的时钟，但是只是用在DCM倍频，系统只使用倍频后的100MHz时钟，所有的输入输出的offset约束都参照100MHz时钟，设计中只要对50MHz时钟进行约束，ise会对DCM的输出自动施加对应的约束，但是在clock Domain里面就只有50MHz时钟了，我用TIMEGRP "databus" OFFSET = OUT 1 ns AFTER "clk100"的话，在report中被ignored了，提示does not clock any registered output   components。
请教这个应该怎么解决？

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沙发
feihufuture| | 2015-12-11 17:37 | 只看该作者
约束50M就是约束100M

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板凳
妖怪被师傅抓了|  楼主 | 2015-12-11 17:48 | 只看该作者
feihufuture 发表于 2015-12-11 17:37
约束50M就是约束100M

是的，ise会自动加上100M的约束，但是我现在还要对其他输入输出做offset约束，而这些offset都是参照100M的，TIMEGRP "databus" OFFSET = OUT 1 ns AFTER "clk100“是希望databus在100M时钟有效沿到来后1ns内准备好，而不是50M时钟有效沿,但是现在只能约束到50M时钟沿，显然两者是不一样的。

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地板
妖怪被师傅抓了|  楼主 | 2015-12-12 10:36 | 只看该作者
顶！

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5楼
zhaojingzb| | 2015-12-12 16:40 | 只看该作者
有个疑问，你设置的两个时钟不是整数倍的关系，怎么保证相对沿的延时固定？
ISE中设置两个输出信号的skew是可以设置的

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6楼
妖怪被师傅抓了|  楼主 | 2015-12-13 22:49 | 只看该作者
zhaojingzb 发表于 2015-12-12 16:40
有个疑问，你设置的两个时钟不是整数倍的关系，怎么保证相对沿的延时固定？
ISE中设置两个输出信号的skew ...

是整数倍啊，2倍频的。输出的skew是可以约束的，但是对于其他信号的offset无法与dcm的倍频输出相关

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7楼
妖怪被师傅抓了|  楼主 | 2015-12-17 10:03 | 只看该作者
别沉！

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8楼
妖怪被师傅抓了|  楼主 | 2015-12-27 22:47 | 只看该作者
123

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