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下面的vhdl写法是否合法?

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limee|  楼主 | 2007-5-11 15:20 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
HDL, VHDL, hd, se, RS
我的疑问是when的分支是否可以加上begin和end?

case key is
    when ''11111110'' =>
    begin
         p <= 0 ;
         q <= 1 ;
    end
    when ''11111101'' =>
    begin
         p <= 1 ;
         q <= 2 ;
    end
    when ''11111011'' =>
    begin
         p <= 2 ;
         q <= 3 ;
    end
    when ''11110111'' =>
    begin
         p <= 3 ;
         q <= 4 ;
    end
    when ''11101111'' =>
    begin
         p <= 4 ;
         q <= 5 ;
    end
    when ''11011111'' =>
    begin
         p <= 5 ;
         q <= 6 ;
    end
    when ''10111111'' =>
    begin
         p <= 6 ;
         q <= 7 ;
    end
    when ''01111111'' =>
    begin
         p <= 7 ;
         q <= 0 ;
    end
    when others =>
         spken <= '0';

相关帖子

来自 2楼
picklas| | 2007-5-12 17:28 | 只看该作者

re

不行,基本语法不支持。你用编译器 跑以下就知道不行了。

使用特权

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板凳
X.C.Wang| | 2007-5-16 14:59 | 只看该作者

re

when的分支不可以加上begin和end。理由:没有见过这样写的

使用特权

评论回复
地板
hexijun| | 2007-5-16 20:57 | 只看该作者

不需要加的

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5
limee|  楼主 | 2007-5-18 00:34 | 只看该作者

谢谢

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6
zhanghao35| | 2007-5-20 15:44 | 只看该作者

不需要

用maxplusⅡ complier 一下就知道多余了!

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7
vfdff| | 2007-5-21 19:35 | 只看该作者

NO

begin和end 要求一个独立的进程

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8
buqibushe| | 2007-5-22 15:26 | 只看该作者

!!!!!!!!!!!!!!

verilog才是

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9
9pin| | 2007-5-22 23:40 | 只看该作者

re

实现这功能很容易的,,
用那么多BEGIN END  做什么?

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10
winner0911| | 2007-5-24 21:59 | 只看该作者

去掉就可以了

去掉就可以了

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11
fbj21ic| | 2007-5-29 10:53 | 只看该作者

学习一下

学习一下

使用特权

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12
frily| | 2007-6-2 19:26 | 只看该作者

dsfa

sdfaf

使用特权

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