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verilogHDL菜鸟的初问

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楼主
52mcu|  楼主 | 2008-1-14 22:27 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
VerilogHDL, edge, POS, se, os
请问大虾如何给一个reg型变量赋初值。
如下，count用于计数，能给它赋一个初值吗？

reg[2:0] count;
always@ (posedge clk)
begin
count<=cont+1'b1;
end

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沙发
ocon| | 2008-1-15 09:43 | 只看该作者

我也是菜鸟，试着回答

可以用：
initial
   begin
      count=1234;
   end
但只能用于仿真，因为没法“综合”成电路。

对于实际电路，可以用一个IO或其他方式来初始化：
always@ (posedge reset)
   begin
      count=1234;
   end

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板凳
xjg121| | 2008-1-25 22:25 | 只看该作者

我也是菜鸟，二楼说的有道理

补充一种方法，在波形仿真中直接对count设置成初始值。

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