发新帖我要提问
返回列表
打印

请教一个verilog语法问题:

[复制链接]
2309|2
手机看帖
扫描二维码
随时随地手机跟帖
跳转到指定楼层
楼主
likee|  楼主 | 2008-5-28 11:41 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
verilog, edge, os, ov, se
在FPGA里面看到这样一句：
reg [24:0] cnt;
always @(posedge clk) cnt<=cnt+25'h1;
wire cntovf = &cnt; 

请问最后一句是什么意思？&是什么意思？

使用特权

评论回复 赏

相关下载

相关帖子
沙发
justshua| | 2008-6-1 10:54 | 只看该作者

位与

cnt计到全1的时候，cntovf输出为1

使用特权

评论回复 赏
板凳
qiya_s| | 2008-6-5 17:08 | 只看该作者

按位与

就是实现按位与的功能，当计满时输出为1

使用特权

评论回复 赏
返回列表
发新帖 我要提问
高级模式
B Color Image Link Quote Code 收费 Smilies
您需要登录后才可以回帖 登录 | 注册

本版积分规则

likee

51

主题

478

帖子

2

粉丝