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请教一个verilog语法问题:

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楼主
likee|  楼主 | 2008-5-28 11:41 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
verilog, edge, os, ov, se
在FPGA里面看到这样一句：
reg [24:0] cnt;
always @(posedge clk) cnt<=cnt+25'h1;
wire cntovf = &cnt; 

请问最后一句是什么意思？&是什么意思？

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沙发
justshua| | 2008-6-1 10:54 | 只看该作者

位与

cnt计到全1的时候，cntovf输出为1

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板凳
qiya_s| | 2008-6-5 17:08 | 只看该作者

按位与

就是实现按位与的功能，当计满时输出为1

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