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请教一个verilog语法问题:

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 楼主| likee 发表于 2008-5-28 11:41 | 显示全部楼层 |阅读模式
verilog, edge, os, ov, se
在FPGA里面看到这样一句：<br />reg&nbsp;[24:0]&nbsp;cnt;<br />always&nbsp;@(posedge&nbsp;clk)&nbsp;cnt&lt=cnt+25'h1;<br />wire&nbsp;cntovf&nbsp;=&nbsp;&cnt;&nbsp;<br /><br />请问最后一句是什么意思？&是什么意思？
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justshua 发表于 2008-6-1 10:54 | 显示全部楼层

位与

cnt计到全1的时候，cntovf输出为1
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qiya_s 发表于 2008-6-5 17:08 | 显示全部楼层

按位与

就是实现按位与的功能，当计满时输出为1
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