源代码如下：
`timescale 1ns / 1ps
module bb (GCLK,a,b,c);
input GCLK;
input b,c;
output a;
reg a;
always @(posedge GCLK)
begin
if(!c)
a= b;
else
a= 1 'b1;
end
endmodule
在进行功能仿真时结果是对的.核对了综合后的电路也是对的。但是布局布线后进行仿真时发现，在 c 为1期间 a 一直为0（而不是1），直到 c 第一次变由1变为0之后，后面的才结果都是对的。我想问的是为什么刚开始c为1的时候，a是0而不是1？
ps：不知道我表述清楚了没有。小弟不知道怎么上传图片 |
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