关于分频器的疑问

只看该作者 · 2009-3-9 16:25

这是一个2分频的源程序
library IEEE;
use IEEE.std_logic_1164.all;
library ALTERA;
use ALTERA.maxplus2.all;
ENTITY Fenpin2 is
port(clk:in std_logic;
      clk2:out std_logic);
end Fenpin2;
ARCHITECTURE rtl of Fenpin2 is
signal temp:std_logic;
begin
  udff:DFF
  port map(d=>not temp,
           clk=>clk,
           clrn=>'1',
           prn=>'1',
           q=>temp);
    clk2<=temp;
end rtl;
这其中，结构体部分我有点不明白，udff:DFF这句是表示什么意思？是引用了D触发器？还有port map（）里面的内容关于管脚的赋值我有点看不懂。它上面调用了一个 maxplus 2 altera库里的d触发器，里面的管脚定义我也不是太清楚，所以看结构体里的管脚赋值有点迷。忘谁能帮忙解释下？
还有，书上说分频器设计思路可以用加法器实现，可他这个用的d触发器，原理是怎么样的？我有点不明白