打印

rs触发器求助

[复制链接]
1540|0
手机看帖
扫描二维码
随时随地手机跟帖
跳转到指定楼层
楼主
无名小辈|  楼主 | 2008-5-8 08:01 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式

我学习用VHDL语言写了一个程序,但仿真结果就是不对,不知怎么的。

请大虾指教。

谢了哈!

程序和仿真图在下面

library ieee;
use ieee.std_logic_1164.all;
entity rsc is
port(rd,sd,clk:in std_logic;
     qrsd,nqrsd:out std_logic);
end entity rsc;
architecture rtl of rsc is
signal rsd:std_logic_vector(0 to 1);
signal qrsd1,nqrsd1:std_logic;
begin
rsd<=rd&sd;
process (rsd,clk)
begin
if clk='1'then
if rsd="01"then qrsd1<='1';nqrsd1<='0';
elsif rsd="10"then qrsd1<='0';nqrsd1<='1';
elsif rsd="00"then qrsd1<=qrsd1;nqrsd1<=nqrsd1;
else qrsd1<='1';nqrsd1<='1';
end if;
end if;
qrsd<=qrsd1; nqrsd<=nqrsd1;
end process;
end rtl;

波形图:

相关帖子

发新帖 我要提问
您需要登录后才可以回帖 登录 | 注册

本版积分规则

25

主题

83

帖子

1

粉丝