我学习用VHDL语言写了一个程序,但仿真结果就是不对,不知怎么的。
请大虾指教。
谢了哈!
程序和仿真图在下面
library ieee; use ieee.std_logic_1164.all; entity rsc is port(rd,sd,clk:in std_logic; qrsd,nqrsd:out std_logic); end entity rsc; architecture rtl of rsc is signal rsd:std_logic_vector(0 to 1); signal qrsd1,nqrsd1:std_logic; begin rsd<=rd&sd; process (rsd,clk) begin if clk='1'then if rsd="01"then qrsd1<='1';nqrsd1<='0'; elsif rsd="10"then qrsd1<='0';nqrsd1<='1'; elsif rsd="00"then qrsd1<=qrsd1;nqrsd1<=nqrsd1; else qrsd1<='1';nqrsd1<='1'; end if; end if; qrsd<=qrsd1; nqrsd<=nqrsd1; end process; end rtl;
波形图:
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