大家好，我想写一个测试模块，有63个并口输入，当时钟信号为1时，这63个信号会移位，功能我已经写好了，应该也没问题，但进行仿真时，不知为何时钟信号为0时，它也会移位，大体 是这样的：
时钟信号：
initial
clk=1'b0;
always
#10 clk=~clk;
移位部分：
always@(clk==1)
begin
b=in[1];
for(i=1;i<63;i=i+1)
begin
in=in[i+1];
end
in[63]=b;
end
但仿真时，结果是这样：
0clk=0 in=000111111010101100110111011010010011100010111100101000110000100
10clk=1 in=001111110101011001101110110100100111000101111001010001100001000
20clk=0 in=011111101010110011011101101001001110001011110010100011000010000
大家可以看到，clk为0时，信号in也会移位，是我的程序编写错误吗，请大家指点下，不胜感激！ |
楼主
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